ENGENHARIA ELETRONICA E DE TELECOMUNICACOES

Disciplina: Microeletrônica

Tema: Portas logicas Estáticas e Dinâmicas

Discentes:
Augusto Francisco Junior
Afonso Master Junior
Grácio Jose Martins
Salvador Eduardo Tomocene
Petter Pedro Macome Junior

Beira, Outubro de 2022

 ENGENHARIA ELETRONICA E DE TELECOMUNICACOES

Disciplina: Microeletrônica

Tema: Portas logicas Estáticas e Dinâmicas

Discentes:
Augusto Francisco Junior
Afonso Master Junior
Grácio Jose Martins
Salvador Eduardo Tomocene
Petter Pedro Macome Junior

Docente: MSc. Eng. Manuel Mutende

Beira, Outubro de 2022

 AGRADECIMENTOS

O nosso agradecimento em primeiro lugar é todo poderoso o criador do céus e da terra Deus por
ter estado a nos proporcionar saúde e força todos os dias.

Agradecer aos nossos encarregados de educação por depositarem toda confiança em nós e nos
darem a oportunidade de frequentar está faculdade.

Agradecer aos nossos colegas pelas forças, pelo apoio a cada dia, agradecer ao docente por nos
conceber este trabalho investigativo para adquirirmos mais conhecimentos na cadeira e por nos
administrar nesta cadeira.
RESUMO

No presente trabalho investigativo em suma descrevemos acerca dos sistemas lógicos dinâmicos
e estáticos, tais sistemas bastantes empregues em eletrónica digital, os sistemas lógicos estáticos
são aqueles na qual os sinais que são obtidos na saída resulta da combinação entre os sinais de
entrada. Portanto, esses circuitos não têm memórias e não empregam realimentação, isto é, as
saídas não dependem de algum valor de alguma tensão de saída em instantes anteriores. Uma
das portas logicas estáticas é a CMOS complementar, todo circuito lógico pode ser visto como
uma extensão de um inversor, composto de uma rede de transístores tipo p e outra do tipo n. E
alem da logica estática temos a logica dinâmica.

No projeto de circuitos integrados, a lógica dinâmica (ou às vezes lógica com clock ) é uma

metodologia de projeto em circuitos lógicos combinatórios , particularmente aqueles
implementados na tecnologia MOS . Distingue-se da chamada lógica estática por explorar o
armazenamento temporário de informações em capacitâncias parasitas e de porta. A lógica
dinâmica tem uma maior taxa de alternância  clarificação necessária do que a lógica
estática. mas as cargas capacitivas sendo alternadas são menores  de modo que o consumo geral
de energia da lógica dinâmica pode ser maior ou menor dependendo de várias
compensações. Ao se referir a uma família lógica particular , o adjetivo dinâmico normalmente
é suficiente para distinguir a metodologia de projeto, por exemplo, CMOS dinâmico  ou
projeto SOI dinâmico. A lógica dinâmica distingue-se da chamada lógica estática na medida em
que a lógica dinâmica utiliza um sinal de relógio na sua implementação de
circuitos lógicos combinacionais. A lógica dinâmica ela apresenta alguns problemas potenciais
que a lógica estática não tem. Por exemplo, se a velocidade do clock for muito lenta, a saída
decairá muito rapidamente para ser usada. Além disso, a saída é válida apenas para parte de
cada ciclo de clock, portanto, o dispositivo conectado a ela deve amostrá-la de forma síncrona
durante o tempo em que é válida. A lógica dinâmica requer uma taxa de clock mínima rápida o
suficiente para que o estado de saída de cada porta dinâmica seja usado ou atualizado antes que
a carga na capacitância de saída vaze. Ambos os sistemas são bastantes importantes e empregues
na área da eletrónicas
ABSTRACT

In the present investigative work we describe about dynamic and static logic systems, such
systems often used in digital electronics, static logic systems are those in which the signals that
are obtained at the output result from the combination between the input signals. Therefore, these
circuits do not have memories and do not use feedback, that is, the outputs do not depend on
some value of some output voltage at previous instants. One of the static logic gates is the
complementary CMOS, every logic circuit can be seen as an extension of an inverter, composed
of a p-type and n-type transistor network. And in addition to static logic we have dynamic logic.

In integrated circuit design, dynamic logic (or sometimes clock logic) is a design methodology in
combinatorial logic circuits, particularly those implemented in MOS technology. It differs from
the so-called static logic by exploiting the temporary storage of information in stray and gate
capacitances. Dynamic logic has a higher toggle rate -clarification needed than static logic. but
the capacitive loads being switched are smaller so the overall dynamic logic power consumption
may be higher or lower depending on various tradeoffs. When referring to a particular logic
family, the adjective dynamic is usually sufficient to distinguish the design methodology, for
example, dynamic CMOS or dynamic SOI design. Dynamic logic differs from so-called static
logic in that dynamic logic uses a clock signal in its implementation of combinational logic
circuits. Dynamic logic does present some potential problems that static logic does not. For
example, if the clock speed is too slow, the output will decay too quickly to use. Also, the output
is only valid for part of each clock cycle, so the device connected to it must sample it
synchronously for as long as it is valid. Dynamic logic requires a minimum clock rate fast
enough for the output state of each dynamic port to be used or updated before the load on the
output capacitance leaks. Both systems are quite important and used in the electronics field.
Índice
1. Introdução.................................................................................................................................1

2. Portas logicas estáticas e dinâmicas.........................................................................................2

3. Lógica Dinâmica...................................................................................................................4
4. Diferença entre logica dinâmica e estática...............................................................................7

5. Vantagens e desvantagens da Logica estática......................................................................8

6. Vantagens e desvantagens da Logica Dinâmica...................................................................8
7. Conclusão.................................................................................................................................9

8. Bibliografia.............................................................................................................................10
 Lista de figuras
Figura 1 circuito cmos estatico.......................................................................................................2
Figura 2............................................................................................................................................3
Figura 3............................................................................................................................................4
Figura 4............................................................................................................................................5
Figura 5............................................................................................................................................6
 1. Introdução
O presente trabalho é sobre “Portas Lógicas Estáticas e Dinâmicas” na qual teremos que abordar
acerca da lógica estática, a lógica dinâmica e as vantagens e desvantagens das lógicas estáticas e
dinâmicas.

Portas Lógicas ou Circuitos Lógicos são dispositivos que operam e trabalham com um ou mais
sinais lógicos de entrada para introduzir uma e somente uma saída, dependente da função
implementada no circuito. As portas lógicas geralmente usadas em circuitos eletrónicos, por
causa das situações que os sinais deste tipo de circuito podem apresentar, presença de sinal ou
ausência de sinal, ou seja, 1 e 0.

1. 1 Objetivos
 O objetivo geral do trabalho é de conhecer as portas lógicas estáticas e dinâmicas no seu
âmbito geral.
 Os objetivos específicos são de conhecer as portas lógicas estáticas e as portas lógicas
dinâmicas, conhecer as características das ambas as portas lógicas e conhecer as
vantagens e as desvantagens de cada uma delas.
1. 2 Metodologia

A metodologia utilizada para a realização do trabalho será algumas fontes bibliográficas e a

consulta de alguns materiais da internet, ou seja, weblinks.

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 2. Portas logicas estáticas e dinâmicas
Os sinais de saída de um circuito são resultados de uma combinação lógica dos sinais de entrada
atuais.

Lógica Estática (portas CMOS)

As saídas só mudam de valores a partir da mudança dos valores de entrada.

Porta CMOS

Em circuitos combinacionais, a saída é sempre função única e exclusiva dos sinais de entrada em
um dado instante. Portanto, esses circuitos não têm memórias e não empregam realimentação,
isto é, as saídas não dependem de algum valor de alguma tensão de saída em instantes anteriores.
Estrutura básica. Uma porta lógica CMOS ou um de forma mais geral, um circuito lógico CMOS
é, por definição, uma extensão do inversor CMOS. O inversor consiste em um transístor de
comando ou abaixador (pull-down) NMOS e um transístor de carga ou elevador (pull-up)
PMOS, ambos controlados de forma complementar por uma tensão de entrada.

Figura 1 circuito cmos estatico

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 Figura 2

Na lógica CMOS complementar, todo circuito lógico pode ser visto como uma extensão de um
inversor, composto de uma rede de transistores tipo p e outra do tipo n. A primeira é denominada
rede levantadora (de tensão) ( do inglês, pull-up network, PUN) enquanto a segunda é um rede
abaixadora (de tensão) (do inglês, pull-down network, PUD). As duas redes são duais:
transistores n em série ou paralelo na PDN têm correspondentes na PUN em paralelo ou série.
Uma característica das redes PUN-PDN é a implementação de uma função lógica
complementada, e é, o acionamento de sinais de entrada em VDD age no sentido de trazer o sinal
de saída para GND e vice-versa. Pela dualidade entre as redes PUN e PDN, para qualquer
combinação de valores de entrada da porta lógica, sempre uma e apenas uma das redes permite a
transmissão do VDD ou GND. Isto faz com que a saída o bloco lógico tenha um caminho
resistivo (de resistência baixa) para VDD ou GND, criando-se um sinal "forte"1 , característica
da lógica estática. Qualquer função pode ser implementada como lógica complementar de
CMOS.

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 Figura 3

3. Lógica Dinâmica.
As saídas representam o resultado da combinação lógica durante um tempo pré-determinado. Os
circuitos dinâmicos dependem do armazenamento temporário de valores do sinal de saída.

Portas Lógicas Dinâmica Diferente dos seus pares da lógica estática, uma porta em lógica
dinâmica assume que em algum momento de operação, com o circuito estabilizado, algum nó do
circuito lógico não apresenta valor "forte", mas um sinal "fraco". Para isto, tal nó não tem um
caminho resistivo (há resistência infinita) para VDD ou GND, estando o seu valor de tensão dado
pela carga acumulada no capacitor equivalente do nó. As correntes de fuga existentes no
dispositivo causam perda do sinal e não há como regenerá-lo, a não ser externamente, abrindo-se
algum caminho para VDD.

No projeto de circuitos integrados, a lógica dinâmica (ou às vezes lógica com clock ) é uma

metodologia de projeto em circuitos lógicos combinatórios , particularmente aqueles
implementados na tecnologia MOS . Distingue-se da chamada lógica estática por explorar o
armazenamento temporário de informações em capacitâncias parasitas e de porta. Foi popular na
década de 1970 e viu um ressurgimento recente no projeto de eletrônica digital de alta
velocidade particularmente CPUs de computador . Os circuitos lógicos dinâmicos são geralmente
mais rápidos do que os estáticos e requerem menos área de superfície, mas são mais difíceis de
projetar. A lógica dinâmica tem uma maior taxa de alternância  clarificação necessária do que a
lógica estática. mas as cargas capacitivas sendo alternadas são menores  de modo que o consumo

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geral de energia da lógica dinâmica pode ser maior ou menor dependendo de várias
compensações. Ao se referir a uma família lógica particular , o adjetivo dinâmico normalmente é
suficiente para distinguir a metodologia de projeto, por exemplo, CMOS dinâmico  ou
projeto SOI dinâmico.
A lógica dinâmica distingue-se da chamada lógica estática na medida em que a lógica dinâmica
utiliza um sinal de relógio na sua implementação de circuitos lógicos combinacionais. O uso
usual de um sinal de clock é sincronizar transições em circuitos lógicos sequenciais . Para a
maioria das implementações de lógica combinacional, um sinal de clock nem é necessário.
A terminologia estática/dinâmica usada para se referir a circuitos combinatórios não deve ser
confundida com a forma como os mesmos adjetivos são usados para distinguir dispositivos de
memória, por exemplo, RAM estática de RAM dinâmica . 

Figura 4

Se A e B estiverem altos, a saída será baixada. Considerando que, se A ou B estiverem baixos, a

saída será elevada. Em todos os momentos, a saída é puxada para baixo ou alto.

Considere agora uma implementação lógica dinâmica da mesma função lógica:

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 Figura 5

Circuito lógico dinâmico requer duas fases. A primeira fase, quando o Clock está baixo, é
chamada de fase de configuração ou fase de pré -carga e a segunda fase, quando o Clock está
alto, é chamada de fase de avaliação . Na fase de setup, a saída é elevada incondicionalmente
(independentemente dos valores das entradas A e B ). O capacitor , que representa a capacitância
de carga desta porta, fica carregado. Como o transistor na parte inferior está desligado, é
impossível que a saída seja baixada durante esta fase.
Durante a fase de avaliação , o Clock é alto. Se A e B também estiverem altos, a saída será
reduzida. Caso contrário, a saída permanece alta (devido à capacitância da carga).

A lógica dinâmica tem alguns problemas potenciais que a lógica estática não tem. Por exemplo,
se a velocidade do clock for muito lenta, a saída decairá muito rapidamente para ser usada. Além
disso, a saída é válida apenas para parte de cada ciclo de clock, portanto, o dispositivo conectado
a ela deve amostra-la de forma síncrona durante o tempo em que é válida.

Além disso, quando A e B estão altos, de modo que a saída é baixa, o circuito bombeará uma
carga de capacitor de Vdd para o terra para cada ciclo de clock, primeiro carregando e depois
descarregando o capacitor em cada ciclo de clock. Isso torna o circuito (com sua saída conectada

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a uma alta impedância) menos eficiente que a versão estática (que teoricamente não deveria
permitir que nenhuma corrente flua exceto pela saída), e quando as entradas A e B são constantes
e ambas altas, o porta NAND dinâmica usa energia em proporção à taxa de clock, desde que
funcione corretamente. A dissipação de potência pode ser minimizada mantendo a capacitância
de carga baixa, mas isso por sua vez reduz o tempo de ciclo máximo, exigindo uma freqüência
mínima de clock mais alta; a frequência mais alta aumenta o consumo de energia pela relação
que acabamos de mencionar. Portanto, é impossível reduzir o consumo de energia ociosa
(quando ambas as entradas estão altas) abaixo de um certo limite que deriva de um equilíbrio
entre velocidade de clock e capacitância de carga.

4. Diferença entre logica dinâmica e estática

A maior diferença entre lógica estática e dinâmica é que na lógica dinâmica, um sinal de clock é
usado para avaliar a lógica combinacional . Na maioria dos tipos de projeto lógico,
denominado lógica estática , há sempre algum mecanismo para direcionar a saída para alta ou
baixa. Em muitos dos estilos lógicos populares, como TTL e CMOS tradicional , esse princípio
pode ser reformulado como uma afirmação de que sempre há um caminho CC de baixa
impedância entre a saída e a tensão de alimentação ou o terra . Como nota lateral, é claro que há
uma exceção nesta definição no caso de saídas de alta impedância , como umbuffer de três
estados ; no entanto, mesmo nesses casos, o circuito deve ser usado dentro de um sistema maior,
onde algum mecanismo conduzirá a saída, e eles não se qualificam como distintos da lógica
estática.
Em contraste, na lógica dinâmica, nem sempre há um mecanismo que conduza a saída alta ou
baixa. Na versão mais comum deste conceito, a saída é acionada alta ou baixa durante partes
distintas do ciclo de clock. Durante os intervalos de tempo em que a saída não está sendo
ativamente acionada, a capacitância parasita faz com que ela mantenha um nível dentro de
alguma faixa de tolerância do nível acionado.
A lógica dinâmica requer uma taxa de clock mínima rápida o suficiente para que o estado de
saída de cada porta dinâmica seja usado ou atualizado antes que a carga na capacitância de saída
vaze o suficiente para fazer com que o estado digital da saída mude, durante a parte do ciclo de
clock que a saída não está sendo acionada ativamente.

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5. Vantagens e desvantagens da Logica estática
 Ser capaz de pausar um sistema a qualquer momento torna a depuração e o teste muito
mais fáceis, permitindo técnicas como o single stepping .
 ser capaz de executar um sistema com taxas de clock extremamente baixas permite que a
eletrônica de baixa potência funcione por mais tempo com uma determinada bateria.
 um sistema totalmente estático pode retomar instantaneamente exatamente de onde
parou; uma pessoa não precisa esperar que o sistema inicialize ou reinicie
 A lógica estática não tem clock mínimo — o clock pode ser pausado indefinidamente

6. Vantagens e desvantagens da Logica Dinâmica

 A lógica dinâmica, quando projetada adequadamente, pode ser duas vezes mais rápida
que a lógica estática.
 Ele usa apenas os transístores N mais rápidos , que melhoram as otimizações de
dimensionamento do transistor.
 A maioria dos eletrônicos rodando a mais de 2 GHz nos dias de hoje exigem o uso de
lógica dinâmica, 
 A lógica dinâmica pode ser mais difícil de trabalhar
 Em geral, a lógica dinâmica aumenta muito o número de transístores que estão alternando
em um determinado momento, o que aumenta o consumo de energia em relação ao
CMOS estático.

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 7. Conclusão
No termino de mais um trabalho, concluímos que os sinais de saída de um circuito são resultados
de uma combinação lógica dos sinais de entrada atuais. Na lógica estática as saídas só mudam de
valores a partir da mudança dos valores de entrada enquanto que na lógica dinâmica s saídas
representam o resultado da combinação lógica durante um tempo pré-determinado Os circuitos
dinâmicos dependem do armazenamento temporário de valores do sinal de saída.

Na porta lógica estática (CMOS) uma das características das redes de PUN-PDN é a
implementação de uma função lógica complementada, i.e., o acionamento de sinais de entrada
em VDD age no sentido de trazer o sinal de saída para GND e vice-versa. Pela dualidade entre as
redes PUN e PDN, para qualquer combinação de valores de entrada da porta lógica, sempre uma
e apenas uma das redes permite a transmissão do VDD ou GND. Na porta lógica dinâmica utiliza
um sinal de relógio na sua implementação de circuitos lógicos combinacionais, o uso usual de
um sinal de clock é sincronizar transições em circuitos lógicos sequenciais, para a maioria das
implementações de lógica combinacional, um sinal de clock nem é necessário.
A principal vantagem da porta lógica estática é de ser capaz de executar um sistema com taxas
de clock extremamente baixas permite que a eletrônica de baixa potência funcione por mais
tempo com uma determinada bateria. Enquanto que a a lógica dinâmica, quando projetada
adequadamente, pode ser duas vezes mais rápida que a lógica estática.

Desta maneira damos por concluído o nosso trabalho e esperamos ter concluído todos os nossos
objetivos.

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8. Bibliografia
 Sung-Mo Kang; Yusuf Leblebici (2003). Circuitos integrados digitais CMOS: análise e
projeto (3ª ed.). McGraw-Hill. ISBN 978-0-07-246053-7.Capítulo 9, Circuitos lógicos
dinâmicos" (capítulo 7 na 2ª edição)

 André Marshall; Sreedhar Natarajan (2002). Projeto SOI: técnicas analógicas, de

memória e digitais . Springer. ISBN 978-0-7923-7640-8.Capítulo 7, "Projeto SOI
Dinâmico"

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