SDI - S07 - A01 - Circuitos Sequenciais

5/9/2023
Aula_9 - Circuitos Sequenciais

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Sistemas Digitais I
5/9/2023 Sistemas Digitais I 1
Circuitos combinatórios
Conteudo
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Sistemas Digitais I 1
5/9/2023
Circuitos Sequenciais
Introdução
O conceito de dispositivo sequencial é um dos mais fundamentais no

desenho de sistemas digitais.
Recordando a logica do circuito combinatorio, a saida é uma função

apenas das entradas presentes. Entretanto, a saida de um circuito
sequencial depende nao so da combinacao actual das entradas mas
tambem a combinação anterior.
Isto é conseguido com a retenção das entradas através de memoria

que adiciona outra dimensao a logica de desenho providenciando a
capacidade de resolver diversos problemas que nao podem ser
resolvidos com apenas a logica combinacional.
Introdução
O conceito sequencial não se restringe apenas aos sistemas digitais.

Por ex: considere a operacao de um elevador num predio de 4
andares, o elevador age como um dispositivo sequencial uma vez que
a acção é determinada pelo sinal de entrada nos paineis (tanto dentro
do elevador como em cada andar) e a sua actual posicao: 1, 2, 3, 4.
O elevador deve de alguma forma se lembrar qual é a sua posição
actual de tal forma a determinar qual será o próximo andar.
Dai que, defini-se o estado actual do elevador como a descricação do
andar em que está incluindo o histórico dos anteriores andares que
transitou.
Os conceitos do estado actual, próximo estado, entrada e transição de
estado são fundamentais no estudo de circuitos logicos sequenciais.
5/9/2023
Representação de Diagrama de Blocos
No estudo da logica combinacional representou-se os circuitos com

base na figura a. O modelo para circuito sequencial é mostrado na
figura b.
Onde g e h sao funcoes booleanas y e Y

Representam o estado actual e o proximo
Estado respectivamente.
Representação de Diagrama de Blocos
Todos as variaveis no diagrama são dependentes do tempo. Deve-se

adoptar a convensão de que o y tem o valor y(tk) no tempo tk.
Ocasionalmente, pode-se examinar o y(t) em qualquer instante.
Os dispositivos de memória no diagrama de blocos podem ser de

diferentes tipos: semicondutores flip-flops, dispositivos magnéticos,
linhas de atraso, relés mecânicos, entre outros. Alguns dispositivos
semicondutores serão estudados a posterior.
Os sinais de entrada xi e os sinais de saida zi podem tambem assumir

uma variedade de formas, algumas delas serão vistas a posterior.
5/9/2023
Será um comportamento dum circuito combinatório a seguinte situação:

a) Se encontrar a turma na sala vou dar o tema dos circuitos sequenciais.
Será um comportamento dum circuito sequencial a seguinte situação:

b) Se encontrar 70% dos alunos da aula anterior vou ensiná-los os circuitos
sequenciais, se forem 50% dos alunos vou repetir a aula anterior de contrário
desisto.
A situação a) revela que não importa o estado anterior da turma. Basta que
estejam na sala os alunos e o professor decorrerá a aula de CS
Já a situação b) além da condição de haver estudantes e professor na sala de

aula, há que saber qual foi o estado anterior da turma. As mesmas condições
de entrada geram caminhos distintos de acordo com a predisposição da
turma.
Tabelas e Diagramas de Estado
As equações lógicas definem o comportamento do circuito sequencial

modelado. Entretanto, a descrição embora completa não representa
uma imagem muito lucida da relação que existe entre as variáveis.
A relação funcional existente entre as entradas, saídas, estado actual e
próximo estado, é melhor ilustrada pela tabela ou diagrama de estado.
O diagrama de estado é a representação de um circuito sequencial em

que os estados do circuito sao representados por circulos e os estados
de transição são mostrados por setas.
Todas as entradas sao apresentadas no top enquanto que os estados

actuais sao colocadas a esquerda da tabela. As entradas da tabela sao
o proximo estado e a saida.
5/9/2023
Na prática, o diagrama e tabelas de estados sao representados usando

simbolos em vez de vectores. Por exemplo, considere as variaveis do
estado actual y, y1 e y2:
Assim o circuito sequencial tem apenas quatro estados possiveis, que

podem ser representados por A, B, C e D.
Considere um circuito sequencial com uma entrada x e duas variaveis
de estado y1 e y2, e uma saida Z:
O circuito irá se comportar da

seguinte forma se o estado
inicial for A:
5/9/2023
Considerando a Aplicação da seguinte sequência na entrada

x=0110101100 no estado A causa uma sequencia na saida igual
z=0100110111, e deixa o circuito no estado final C.
Esta informação pode ser lida tanto do diagrama de estados

como da tabela de estados:
5/9/2023
Como foi indicado no inicio uma parte dos circuitos sequenciais é a

unidade de memória.
A nálise desses dispositivos será confinada a sua aplicação em sistemas
digitais.
Na aplicação em circuitos lógicos, maior parte de elementos de
memórias são circuitos electrónicos biestáveis, isto é, eles existem
indefinidamente em 1 dos 2 estados possíveis, 0 e 1.
Dados binários são guardados nos elementos de memória atraves da
colocação do elemento no estado 0 para guardar o 0 e no estado 1
para guardar 1. A saida do circuito Q indica o estado actual da
memória.
Cada circuito de memória tem um ou mais entradas de excitação,
chamadas assim porque sao usados para excitar ou conduzir o circuito
ao estado desejado.
Elementos de Memoria
Os diferentes dispositivos de memória sao chamados de acordo com

suas entradas de excitação, que diferem de dispositivo para
dispositivo.
Os dois tipos de elementos de memórias mais comumente utilizados
em circuitos logicos são latches e flip-flops. O latch é um elemento de
memória o qual as os sinais de entrada de excitação controlam o
estado do dispositivos.
Se um latch tem um sinal de entrada de
excitação que força a 1, chama-se set latch.
Se tem um sinal de entrada de excitação
que força o elemento a 0, chama-se reset latch. Se o elemento tem os
dois, chama-se set-reset latch.
5/9/2023
O flip-flop difere de um latch uma vez que tem um sinal de controlo

chamado clock. O sinal de clock emite um comando para o flip-flop,
permitindo que ele troque os estados em funcção dos sinais das
entradas de excitação.
O latch troca de estado

imediatamente de
acordo com os sinais da
entrada de excitação
enquanto que, o flip-flop
espera pelo sinal de
clock antes de trocar de
estados.
Set-Reset Latch
Considere uma porta OR. Assuma que no início temos as duas

entradas em 0, nestas condições a saída é igual a 0.
Se nestas condições a saída for conectada a uma das entradas, o
circuito permanece estável nesse estado.
Se nestas condições coloca 1 na entrada S activará o nivel 1, assim a
saida Q foi “set” para o 1. devolvendo o valor 0 para S mantem Q no
nivel 1 devido a realimentacao pela entrada da OR.
Por tanto, o elemento esta permanentemente “set” em 1 e dai e
chamado de set latch.
5/9/2023
Set-Reset Latch
Trocando a porta OR por uma NOR e NOT em serie, resulta num

circuito equivalente de set-latch. Examinemos o circuito se utilizar a
saida da NOR como saida Q do latch.
A saida da NOR esta em 1 se ambas entradas estao em 0, a
realimentacao pela NOT e 0 mantendo o circuito estavel.
Colocando 1 na entrada R forca a saida para 0 e a realimentacao para
1. Se devolver a entrada para 0 a saida permanecera em 0, dai chamar-
se ao circuito reset-latch:
Set-Reset Latch: Estrutura NOR
Dispositivos que matem-se permanentemente num unico estado nao

sao muito uteis na maioria das vezes.
Se combinar-se essas duas funcioalidades descriatas previamente num
unico circuito pode-se fazer o set e reset do circuito do latch como é
necessário.
Se substituir a NOT por uma NOR o elemento continua operando como
um latch. Se desconectar-se a entrada, vai passar a funcionar como
excitação reset. Assim tem-se criou-se um set-reset latch (SR latch)
com duas NORs de 2 entradas.
5/9/2023
Set-Reset Latch: Estrutura NAND
Se ambos S e R estão em 0 as portas

NOT colocam sinal 1 a entradas das NANDs e se 1 das entradas da
NAND esta em 1 ela funciona como a NOT, isto é:
Se uma das entradas é activa, nivel 1, e outra mantem-se em 0, uma

parte do circuito tera a entrada da NAND em 0, isto é:
O valor 0 na entrada de uma NAND força a saída para 1, o valor 1 na

entrada da NAND força a saída da outra NAND para 0:
Set-Reset Latch: Estrutura NAND
Então o valor 1 em S faz o set do Q

para 1, fornçando o ~Q para 0. Isto é faz set do latch. Em
contrapartida, o 1 no R faz o set de ~Q para 1, que subsequentemente
força a saída Q para 0, ressetting do latch. Retirando as portas NOT do
circuitos as entradas tornam-se ~S e ~R, isto é, as entradas do latch são
activas em low.
5/9/2023
Diagrama Temporal do Latch RS
Latch SR com controlo
Sempre é desejavel usar um sinal especial de controlo para inibir a

alteração no latch SR enquanto S e R estão a mudar. Assim que S e R
estão prontos, o sinal de controlo é activado para que latch responda
as novas entradas.
TPC1: Construa a tabela de excitacao e o diagrama de estados.
5/9/2023
Delay Latch
Uma das operações mais frequentes utilizadas em sistemas digitais é o

armazenamento de informação. Nestas aplicações a excitação do
circuito é o próprio dado que se pretende armazenar, dai que precisa-
se de um dispositivo que transfere o valor lógico da entrada de
excitação D para a célula do armazenamento.
TPC12 Apresente o diagrama de estados e o diagrama.

Deficiências do latch SR básico
a) Tem uma combinação perdida porque não é permitida;

b) Não tem controle sobre os sinais de entrada. Assim que estiverem
presentes na entrada são combinadas com os sinais das linhas de
realimentação e geram novas saídas que se combinam de novo.
Por isso não se consegue armazenar a informação como tal.
5/9/2023
Deficiências do latch SR básico
Lembremos que o circuito sequencial separa o instante t-1 do t. Isto tem que
ser duma forma controlada.
O latch SR básico que visto anteriormente, como circuito sequencial, peca

pelo facto de não introduzir este aspecto. Sempre que as variáveis estiverem
presentes na entrada elas combinam-se e geram o resultado conforme a
tabela de verdade.
Latch SR com ontrolo

A as entradas esperem até que o sinal de Ck seja activo (neste caso em 1).
No fundo, o que a barreira faz é levar o latch para a 1ª linha da tabela

de verdade sempre que se deseja esperar pelo instante t+1.
Lembremos que na primeira linha, as saídas mantêm o estado anterior.

Deficiências do latch SR básico resolvidas:
a)A falta de controle sobre as entradas.
Deficiências do latch SR com Ck (Controlo)

a) Tem uma combinação perdida porque não é permitida
b) Não tem controle sobre as entradas quando o sinal de Ck estiver
activo.
Assim que estiverem presentes na entrada são combinadas com os
sinais das linhas da re-alimentação e geram novas saídas que se
combinam de novo.
5/9/2023
Flip-Flops
Os circuitos de latch apresentados até aqui não são apropriados para

o uso na lógica de circuitos sequênciais sincronos. Quando o sinal de C
é activo, as entradas de excitação são guiadas directamente a saída Q.
Assim, qualquer mudança na entrada de excitação vai causar
imediatamente alterações na saída do latch.
Voltando ao modelo de circuito sequencial, os sinais de saida do
elemento de memória são as entradas da lógica combinacional e vice-
versa. Quando está activa, o latch age como também como circuito
combinacional.
Assim tem-se 2 circuitos combinatorios alimentando um a outro,
gerando oscilações e um comportamento instável. Este problema é
resolvido através do uso de um controlo de tempo especial, chamado
clock para restringir os tempos em que os estados do elemento de
memória podem alterar.
Flip-Flops JK
Tomamos o latch SR e acrescentamos duas portas AND antes das entradas S e R.

Esticamos a re-alimentação mais para atrás até a estas portas. Em consequência disso
obtemos um novo dispositivo que toma o nome de flip-flop JK.
O flip-flop JK tem o mesmo comportamento que o latch SR nas 3 primeiras

combinações. Analisemos a última com detalhe.
Partimos das equações:
5/9/2023
Flip-Flops JK
seja J=1 e K=1. Assumimos que Q=0 e logo, ~Q=1.
Esta situação representa a 3ª linha da tabela de verdade do latch SR.
Obtemos: S=1 e R=0.
Nesta linha Q=1 e ~Q=0.
seja J=1 e K=1. Assumimos que Q=1 e logo, ~Q=0.

Obtemos: S=0 e R=1.
Esta situação representa a 2ª linha da tabela de verdade do latch SR.
Nesta linha Q=0 e ~Q=1.
Vemos que se no instante t, em que J=1 e K=1, enquanto que antes (no
instante t-1) os valores das saídas eram Q=0 e ~Q=1, os valores
actuais das mesmas são Q=1 e ~Q =0.
Por outro lado, se no instante t, em que J=1 e K=1, enquanto que antes
(no instante t-1) os valores das saídas eram Q=1 e ~Q=0, os valores
actuais das mesmas são Q=0 e ~Q =1.
Flip-Flops JK
Conclusão:
Se J=1 e K=1, as saídas Q e ~Q mudam do seu estado
anterior para o seu complementar. Desta vez consegue-se
ainda obter a complementaridade entre as saídas Q e ~Q.
Deficiências do latch SR com Ck resolvidas:

· Existência duma combinação perdida.
Deficiências do flip-flop JK:
· Não tem controle sobre as entradas quando o sinal de Ck for activo.
5/9/2023
Flip-Flops – Master – Slave SR Flip-Flops
Um método para previnir o comportamento instável é empregar dois latches

numa configuração master-slave (mestre – escravo). Quando o sinal de clock
C está em low, o latch master está activo e o slave está a espera. Alterações
nas entradas de excitação S e R são refletidas no latch master enquanto o
slave ignora essas mudanças. Quando o clock passa para high, os dois latches
mudam de papeis. O latch escravo fica activo, mandando a saída do latch
master a saída do flip-flop Q, enquanto o latch master fica em espera e ignora
qualquer alterações na entrada.
Flip-Flops – Master – Slave SR Flip-Flops
Diagrama Temporal
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Flip-Flops – Master – Slave D Flip-Flops
Pode-se construir um flip-flop mestre-escravo tipo D a partir de dois latches

do tipo D.
Note que este flip-flop opera da mesma forma que a versão SR. O master está
activo quando o clock está em low e o escravo quando o clock está em high.
Note que o simbolo lógico indica que a saída altera na transição de low para
high do sinal de clock.
5/9/2023
Uma outra abordagem de resolver o problema de transições instáveis

é desenvolver circuitos flip-flop que são sensíveis as entradas de
excitação apenas durante a transição de subida ou descida do clock.
Um circuito com esta funcionalidade é chamado de flanco positivo se

responde na transição do clock de 0 – 1 ou é chamado de flanco
negativo se responde na transição do clock de 1 – 0.
A funcionalidade de sensibilidade de flancos elimina as transições

instáveis elimina drasticamente reduzindo o periodo durante a qual as
entradas de excitação são aplicadas aos latches internos.
Flip-Flops: Master – Slave JK Flip-Flops
5/9/2023
Flip-Flops JK
O flip-flop JK pode ser considerado uma extensão do SR visto anteriormente.

Opera como um flip-flop SR onde as entradas são J=S e K=R. Entranto,
enquanto que a combinação das entradas S=R=1 não era permitida, o JK usa
este caso especial para incorporar uma operação muito útil.
Isto é, O dispositivo JK muda o seu estado de 0 para 1 ou de 1 para 0 sempre
que J=K=1.
Flip-Flops Activados por flancos
Alguns flip-flops já incluem configuração de sinais de set ~PRE e de

reset ~CLR. Os sinais ~PRE e ~CLR sobrepõem-se a operação dos pulsos
das entradas J, K e CLK, isto é, se ~CLR = 0, então o Q* passa para 0 e
se ~PRE=0, os estado de Q* é 1, independentemente dos valores do
clock e das entradas de excitação.
5/9/2023
Características Básicas do Flip-Flop
A parte fundamental no circuito sequencial é o elemento de memória.

É necessário que de alguma maneira consigamos reter o estado actual do circuito para
usá-lo no futuro.
Se tivermos em conta que estamos a falar de circuitos electrónicos temos que saber
que fixar um estado é conservar o nível lógico 0 (normalmente 0V) ou o nível lógico 1
(Normalmente 5V, 12V ou 18V).
Há vários elementos de memória. Mas o mais importante é um elemento sequencial

elementar representado na Fig. anterior que tem as seguintes características:
CARACTERISTICAS FÍSICAS
1) Tem duas entradas independentes J e K
2) Tem uma entrada de controle Ck
3) Tem duas entradas prioritárias Pr e Clr
4) Tem duas saídas complementares Q e ^Q
CARACTERISTICAS FUNCIONAIS
1) a entrada J, quando activa(nível 1), força a saída Q a ficar activa(nível 1)
2) a entrada K, quando activa, força a saídaQ a ficar inactiva (nível 0)
3) se a duas entradas estiverem inactivas nada sucede com a saídaQ
4) se ambas entradas estiverem activas, forçama saída Q a mudar de estado
5) As saídas Q e ^Q reagem às entradas J e K quando o sinal de controle for
Activo
6) a entrada Pr, quando activa, força a saída Q a ficar activa(nível 1)
independentemente das entradas J e K
7) a entrada Clr, quando activa, força a saída Q a ficar inactiva(nível 0)
independentemente das entradas J e K
RESTRIÇÕES
1) As saídas devem ser sempre complementares
2) As entradas prioritárias não devem ser activas em simultâneo
5/9/2023
Os flip-flops activados pelo sinal de relógio, flanco ou pulso,

aprersentam uma exigência no tempo em que este sinal deve ocorrer.
Se pretende que ao acontecer o impulso de Ck o J e o K do flip-flop

estejam numa dada combinação, é necessário que até um determinado
tempo antes de Ck as entradas estejam prontas.
A esse tempo se chama “setup time” ou Tempo de Preparação.
TEMPO DE LIBERAÇÃO
Por outro lado, depois de se dar o comando de Ck, é necessário

esperar um tempo para que os sinais se combinem. Só depois desse
tempo as entradas J e K podem assumir novos valores.
A este tempo se chama “release time”, tr, ou Tempo de Liberação.
5/9/2023
Mapa de Transicao e Equacoes Generalizadas de Entrada
Voltando ao modelo dum Circuito Sequencial, podemos penetrar no bloco de

memória para descrevermos as condições necessárias para que este bloco coloque o
sistema na sequência desejada.
A nossa preocupação é conseguirmos um elemento de memória, o que quer dizer que
tem em conta o estado anterior.
Introduzimos aqui o conceito do Mapa de Transição que nos apoiará na síntese dos
circuitos sequenciais bem como na sua simplificação.
Iremos analisar o mapa de transição para o flip-flop JK Mestre-Escravo que na verdade

é uma célula básica de memória.
O diagrama de estados do JK apresentado ajudará a introduzir o conceito de Mapas de

Transição.
Reflectindo o seu comportamento para uma tabela de verdade tem-se:
Tabela de verdade da variavel Q.
5/9/2023
A tabela anterior releva-nos que há 4 tipos de transição da variável Q, que resumimos:
Tabela: Tipos de transições e suas definições
Lembrando que a separação de estados é feita

pelo Ck nos dispositivos controlados.
Sendo assim verificamos que a variável Q

executa as transições conforme o critério:
A tabela mostra quando é que as variáveis J e K, da célula sequencial elementar,

obrigatoriamente devem ser 1 ou 0. Da tabela apresentada vimos que J = 1 na
transição do tipo ⍺ e K=1 na transição do tipo β, por outro lado J=0 na transição do
tipo 0 e K=0 na transição do tipo 1.
Ou seja:
As expressões denominam-se “equações generalizadas das entradas J e K”
Estas equações querem dizer:

A variável J deve estar obrigatoriamente no nível lógico 0 para que Q realize uma
transição do tipo 0 e deve estar em 1 para que Q realize a transição do tipo ⍺. Nas
restantes transições não importa o valor de J.
5/9/2023
Só que diferentemente dos circuitos combinatórios em que encontramos as

expressões das funções de saída, aqui temos que encontrar as expressões das
entradas J e K que garantam que a saída Q (que é a variável de estado) vá para o
estado desejado.
As expressões de J e K mostram como as variáveis do circuito deve estar combinadas

para atacar J e K para que a saída do flip-flop realize as transiçóes desejadas.
A forma prática de encontrar as expressões de J e K é através dos chamados Mapas de

Transição.
Mapa de Transição é um mapa de V-K preenchida não com os valores actuais de

estado, mas sim com a previsão do que irão assumir a seguir.
O exemplo a seguir nos ajudará a introduzir os mapas de transição.

Exemplo:
Desenhar o circuito que realiza o diagrama de estados seguinte na condição de que
uma variavel de controle P seja igual a 1. Na condição contrária o circuito mantem-se
no mesmo estado.
Como temos 4 estados precisaremos no mínimo de 2 variáveis de estado para fazer a

codificação. Escolhemos aleatoriamente que o estado W será 01, o Y será 10, etc.
5/9/2023
Exemplo:
Vamos escolher duas variáveis de estado A e B para assumirem os valores 0 e 1 por
forma a representarem os estados W, Y, X e Z. Nesta óptica redesenhamos o diagrama
abaixo. Preenchemos uma tabela de verdade que nos mostra o estado actual das
variáveis de estado AB e o seu estado futuro.
Exemplo:
Vemos na tabela que do estado 00, a variável A deve executar uma transição do tipo 0
e a B do tipo α para que possamos sair do estado Z(00) para W(01).
A questão é: O que devo colocar na entrada de cada flip-flop para que realizem estas
transições? A resposta obteremos continuando o estudo.
Passemos todas as situações expressas na tabela de verdade para os mapas de
transição donde obteremos as expressões simplificadas.
A simplificação pelos mapas de Karnaugh requer um mapa para cada variável:
5/9/2023
Exemplo:
De seguida replicamos os mapas para cada variável de entrada J e K (entanto que
interna). Nesta réplica fazemos:
Para a variável J - trocamos a transição do tipo α por 1, a transição do tipo 0 por 0 e as
outras por x;
Para a variável K - trocamos a transição do tipo β por 1, a transição 1 por 0 e as outras
por x;
Exemplo:
O mapa de Karnaugh preenchido desta forma denomina-se por Mapa de Transição.
Ele mostra-nos simultaneamente o estado actual e o futuro sob as condições
colocadas no exterior.
Por exemplo, a transição α na célula PAB=101 mostra que a variável A sairá do estado
lógico 0 para o 1 na condição inscrita no exterior do mapa (No caso P=1, A=0, B=1).
Os mapas parciais mostram quando é que as variáveis J e K devem, obrigatoriamente,
estarem em 0 ou 1 para que a variável Q realize as transições indicadas nas células
correspondentes do mapa de transição.
NOTA IMPORTANTE: Como já projectamos o elemento básico, o flip-flop, não

precisamos mais encontrar as suas equações de saída.
É bastante e suficiente determinar em que estado devem estar as variáveis de entrada
para que a de saída vá para o estado desejável
5/9/2023
Exemplo:
Finalmente executamos o circuito com base nas expressões particulares de J e K
obtidas.
Notou que dissemos “particulares”? Isto é porque são expressões de J e K para um
caso concreto!
Classificacao dos Circuitos Sequenciais
Os sistemas sequenciais podem ser classificados como se segue.
1. Quanto à duração do Ck
a) Activados por pulso
b) Activados por flanco
2. Quanto à forma de ligação do Ck

a) Assíncronos
b) Síncronos
- Totalmente Síncronos
- Pseudo - Sincronos
5/9/2023
Sistemas Activados Por Pulsos
Lembremos que a definição da sequência, ou melhor, a separação entre o instante t e

t-1 é feito por um relógio. Na verdade o relógio é um sinal que gera pulsos, numa
dada frequência ou sequência.
mostra a situação em que o instante t-1 corresponde ao ciclo anterior e o instante t

corresponde ao ciclo actual.
Nos sistemas deste tipo a passagem dum estado para o outro é activada pelo estado
Low ou High do sinal do relógio.
Para os sistemas activados em Low, as variáveis de entrada serão permitidas a

prepararem-se durante o semi-ciclo em que o relógio estiver no nível 1. Os que são
activados em High as variáveis de entrada serão permitidas a prepararem-se
durante o semi-ciclo em que o relógio estiver no nível 0.
Sistemas Activados Por Pulsos
Normalmente depois que se entra no período em que o Ck é activo, as variáveis de

entrada não devem mudar mais.
Os sistemas activados deste modo dizem-se activados por pulsos. Esta configuração
tem a desvantagem de haver muito tempo para as variáveis se combinarem.
Lembremos que há re-alimentação no circuito. E, como tal, se a duração do semi-
ciclo activo for maior que o tempo médio de propagação no caminho da re-
alimentação, poderá ocorrer que o novo estado das saídas seja re-combinado com
as entradas.
5/9/2023
Sistemas Activados Por Flancos
Nestes, a separação entre o instante t-1 e t faz-se pela linha de subida ou descida do
sinal do relógio.
Nesta configuração a linha da realimentação não conseguirá devolver as saídas para a

entrada ao ponto de recombiná- los com as variáveis do instante t-2.
Os sistemas da alínea a) dizem-se activados pelo flanco positivo ou flanco ascendente,

enquanto os da alínea b) dizem-se activados pelo flanco negativo ou flanco
descendente.
Sistemas Assíncronos
No modelo generalizado do circuito sequencial, deliberadamente, não ligamos o

relógio.
Se o sinal de Ck for ligado a um elemento de memoria (são estes que necessitam de
Ck) e este passar o sinal para os outros, o circuito diz-se Assíncrono.
Este circuito tem a vantagem de

não ter constrangimento de
fanout do circuito do relógio.
Mas tem o problema de retardo
de propagação do Ck pois o
último elemento da cadeia deve
esperar até que todos os
anteriores lhe passem o sinal
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Sistemas Síncronos
Se o sinal de Ck for ligado a todos os elementos de memória o circuito diz-se Síncrono.
Este circuito tem a vantangem

de que todos os elementos são
sincronizados.
Mas tem a desvantagem de ter
constrangimento de fan-out do
circuito do relógio pois não é
possível obter uma porta capaz
de alimentar um numero
elevado de portas. Por outro
lado é sensível aos
defasamentos no sinal de Ck
Sistemas Pseudo-Síncronos
É possivel num mesmo sistema misturar circuitos síncronos e assíncronos. Desse modo
obtemos um circuito Pseudo-síncrono
Este circuito tenta fazer o

aproveitamento das vantagens
dos dois anteriores.
Porém há sempre atrasos na

parte assíncrona e limitações de
fan-out na parte síncrona,
embora numa escala reduzida

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5/9/2023 Sistemas Digitais I 2

O conceito de dispositivo sequencial é um dos mais fundamentais no

Recordando a logica do circuito combinatorio, a saida é uma função

Isto é conseguido com a retenção das entradas através de memoria

O conceito sequencial não se restringe apenas aos sistemas digitais.

Representação de Diagrama de Blocos

No estudo da logica combinacional representou-se os circuitos com

Onde g e h sao funcoes booleanas y e Y

Representação de Diagrama de Blocos

Todos as variaveis no diagrama são dependentes do tempo. Deve-se

Os dispositivos de memória no diagrama de blocos podem ser de

Os sinais de entrada xi e os sinais de saida zi podem tambem assumir

5/9/2023 Sistemas Digitais I 6

Será um comportamento dum circuito combinatório a seguinte situação:

Será um comportamento dum circuito sequencial a seguinte situação:

Já a situação b) além da condição de haver estudantes e professor na sala de

Tabelas e Diagramas de Estado

As equações lógicas definem o comportamento do circuito sequencial

O diagrama de estado é a representação de um circuito sequencial em

Todas as entradas sao apresentadas no top enquanto que os estados

Tabelas e Diagramas de Estado

Na prática, o diagrama e tabelas de estados sao representados usando

5/9/2023 Sistemas Digitais I 9

Tabelas e Diagramas de Estado

Assim o circuito sequencial tem apenas quatro estados possiveis, que

O circuito irá se comportar da

5/9/2023 Sistemas Digitais I 10

Tabelas e Diagramas de Estado

Considerando a Aplicação da seguinte sequência na entrada

Esta informação pode ser lida tanto do diagrama de estados

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Tabelas e Diagramas de Estado

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Tabelas e Diagramas de Estado

Como foi indicado no inicio uma parte dos circuitos sequenciais é a

Os diferentes dispositivos de memória sao chamados de acordo com

Tabelas e Diagramas de Estado

O flip-flop difere de um latch uma vez que tem um sinal de controlo

O latch troca de estado

Considere uma porta OR. Assuma que no início temos as duas

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Trocando a porta OR por uma NOR e NOT em serie, resulta num

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Set-Reset Latch: Estrutura NOR

Dispositivos que matem-se permanentemente num unico estado nao

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Set-Reset Latch: Estrutura NAND

Se ambos S e R estão em 0 as portas

Se uma das entradas é activa, nivel 1, e outra mantem-se em 0, uma

O valor 0 na entrada de uma NAND força a saída para 1, o valor 1 na

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Set-Reset Latch: Estrutura NAND

Então o valor 1 em S faz o set do Q

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Diagrama Temporal do Latch RS

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Latch SR com controlo

Sempre é desejavel usar um sinal especial de controlo para inibir a

TPC1: Construa a tabela de excitacao e o diagrama de estados.

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