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status
relógio
Conjunto de Registradores
Rede de Interconexões
Conjunto de Operadores
Rede de Interconexões
C0 Cm-1
C1
enR1 enRm-1
enR0
enR0 R0 R1 Rm-1
clk clk
clk
n*m bits
C0 C2 Cm-1
C1
Custo total = m * Cb * n ou 2 * m * Cb * n
ENWm-1
ENW0 ENW1
R0 R1 Rm-1
clk clk clk
n bits
0 ENW2 ENWm-1
ENW0 ENW1
R0 R1 R2 Rm-1
clk clk clk clk
0 ENR2 ENRm-1
ENR0 ENR1
0
ENW2 ENWm-1
ENW0 ENW1
R0 R1 R2 Rm-1
clk clk clk clk
ENR2 ENRm-1
0
ENR0 ENR1
(m+1)*Cb*n
Idle
S1
0
start
0
1 AR
Início P← 0
1
AR ← A 0
BR ← B BR
ACC ← 0
R ← ACC 1
P← 1
ACC ← ACC + AR
BR ← BR - 1
done
A
Reset
AR 1 ACC BR
R
=0
=0
+/-
Somador/Subtrator
Aumento de Paralelismo
B
A
Reset
AR ACC 1 BR
=0 Somador Subtrator =0
E/S
cargaR1
AR BR ACC 1
R1
R2
cargaR2
Função +/-
E/S
cargaR1
AR BR ACC 1
R1
R2
cargaR2
Função +/-
E/S
Estado Atual
Função de
Saída
Função Status
Próximo
Entrada Externas Parte Operativa
Estado
Relógio
Estado Atual
Função Saída
Parte Operativa
Função Prox.
Estado
f= 1
tpFF + TpFS + tpPO + tpFPE + tsetFF
Estado Atual
Função de
Saída
Status
Função
Próximo
Entrada Externas Parte Operativa
Estado
Relógio
Estado Atual
Função Saída
Parte Operativa
Status
Função Prox.
Estado
f= 1
tpFF + TpFS + tpPO + tpFPE + tsetFF
Maior numero de estados na PC
relógio
R1
Condição
condição
R1
Idle S1
0 0
start t ← S ≤ Raiz
1
1
Raiz ← dado
R=1; d=2;
s=4, t=1
r ← r+1;
d ← d+2;
s ← s+d+1;
done
• Projetar:
– Projeto da Parte Operativa (baseada em multiplexadores)
– Parte de Controle (FSM)