Programa de Pós Graduação em Engenharia Elétrica (PPGEE) - UFMG

EEE933 – Projeto de Circuitos Integrados Analógicos CMOS

Prof. Dalton Martini Colombo
Atividade 6: Layout de um espelho de corrente simples

Exercício 1. Projete o Layout do espelho de corrente simples mostrado abaixo. O seu projeto deve
estar DRC clean (30% da pontuação), e LVS clean (30%) da pontuação. Descreva as decisões de
projeto do seu layout.

Abaixo as especificações do espelho:

IOUT = 2*IREF = 20 µA

(W/L)Q1 = 2*(W/L)uni.

(W/L)Q2 = 4*(W/L)uni.

(W/L)uni = (10µm/10µm)

Orientações para o layout

• Faça um esquemático com 3 pinos (IREF, IOUT e AGND)

• Use “Metal1-PIN” para esses pinos
• Todos transistores devem estar na mesma orientação (vertical ou horizontal). Orientações
diferentes resultam em caracteristicas elétricas diferentes.
• Uma sugestão de matriz de casamento é mostrada abaixo. Quais seriam outras opções? Dê
exemplos.

Dummy Q2 Q2 Q1 Q1 Q2 Q2 Dummy

• Transistores Dummies são iguais aos outros transistores da matriz, com exceção de suas
ligações que vão direto ao AGND (serão dispositivos cortados). Estão ali apenas para
melhorar o casamento da estrutura durante a fabricação.
• 20 µA é uma corrente de baixissimo valor. Logo, você pode usar trilhas estreitas de largura
mínima. A densidade de corrente requerida pelo processo é 1 mA/1 µA.
• Crie um guard-ring “psub” ao redor de toda a estrutura Q1 e Q2, naturalmente aterrado.
 Os transistores dummies foram acrescentados ao esquemático (Figura 1), para que
não haja erro de DRC e LVS, o transistor Q2 foi escolhido como tendo o numero de fingers
igual a 2, de forma a deixar os transistores alinhados com o mesmo valor de W, a matriz de
casamento também indicou que Q2 poderia ser um finger de n=2, porém devido ao fato de
não ter conseguido separar Q2 a matriz de casamento ficou dessa forma: Dummy, Q1,
Q2,Q2, Dummy, a matriz de casamento poderia ter qualquer ordem entre Q1 e Q2, porém
os transistores Dummy devem ficar nas extremidades, pois é nessa região que na
fabricação há um maior mismatch e defeitos de fabricação.

Figura 1: esquemático

Após ter desenvolvido o esquemático foi feito o layout, por estarem bem próximos os
gates de Q1 e Q2 foram ligados através de polisilício. Na parte de baixo foi inserido um
metal para fazer as conexões que vão para AGND, por fim foi adicionado um guard ring
conforme solicitado (Figura 2).
 Figura 2: layout
Por fim as Figuras 3,4 e 5 mostram que o layout foi realizado sem erros. O erro
M1.R.1 Min M1 area coverage < 30% pode ser desconsiderado, pois o circuito é simples,
em um projeto maior essa exigência seria atendida.

Figura 3: DRC
Figura 4: LVS
Figura 5: LVS Debug