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RFM69HCW
MÓDULO TRANSCEPTOR ISM RFM69HCW v1.1
DESCRIÇÃO GERAL
DE
DE
O RFM69HCW é um módulo transceptor capaz de operar em uma ampla

faixa de frequência, incluindo as bandas de frequência ISM (Industry
Scientific and Medical) de 315.433.868 e 915 MHz sem licença. Todos
os principais parâmetros de comunicação RF são programáveis e a maioria
deles pode ser definida dinamicamente. O RFM69HCW oferece a vantagem
exclusiva de modos de comunicação programáveis de banda estreita e banda
larga. O RFM69HCW é otimizado para baixo consumo de energia, oferecendo
alta potência de saída de RF e operação canalizada. Conformidade com os
regulamentos ETSI e FCC.
RFM69HCW
Para melhor utilizar os módulos RFM69HCW, esta especificação
também envolve um grande número de parâmetros e funções de
seu chip principal RF69H, incluindo aqueles pinos IC que não são retirados. Tudo
isso pode ajudar os clientes a compreender melhor o desempenho dos módulos
RFM69HCW e aprimorar as habilidades de aplicação.
FORMULÁRIOS
Leitura Automatizada de Medidores
Redes de sensores sem fio

PRINCIPAIS RECURSOS DO PRODUTO
Automação residencial e predial
+20 dBm - 100 mW Capacidade de saída de energia Alta Sistemas de alarme e segurança sem fio
sensibilidade: até -120 dBm a 1,2 kbps Monitoramento e Controle Industrial
Alta seletividade: filtro de canal FIR de 16 toques M-BUS sem fio
Front-end à prova de balas: IIP3 = -18 dBm, IIP2 = +35 dBm, imunidade de
bloqueio de 80 dB, sem resposta de frequência de imagem Corrente
baixa: Rx = 16 mA, retenção de registro de 100nA
Pout programável: -18 a +20 dBm em passos de 1dB
Desempenho constante de RF na faixa de tensão do módulo
Taxas de bits FSK de até 300 kb/s
Sintetizador totalmente integrado com resolução de 61 Hz
Modulações FSK, GFSK, MSK, GMSK e OOK
Sincronizador de bits integrado realizando recuperação de relógio
Reconhecimento de palavra de sincronização de entrada
115 dB+ RSSI de faixa dinâmica

Detecção RF automática com AFC ultrarrápido
Mecanismo de pacotes com CRC-16, AES-128, FIFO de 66 bytes

Sensor de temperatura integrado
Tamanho do módulo: 16X16mm
Página 1
Tel: +86-755-82973805 Fax: +86-755-82973550 E-mail: sales@hoperf.com http://www.hoperf.com

RFM69HCW
Índice Página
1. Descrição Geral ............................................. .................................................. ................................................ 8 1.1 . Diagrama de Blocos

Simplificado .......................................... .................................................. ............................ 8 1.2. Diagrama de pinos e
marcações ......................................... .................................................. ................................... 9 1.3. Descrição do

pino ................................................ .................................................. .................................. 10
2. Características elétricas................................................ .................................................. ....................................11
2.1. Classificações Máximas Absolutas ............................................. .................................................. ................. 11
2.2. Faixa de operação................................................ .................................................. ........................................... 11 2.3. Especificação do

Módulo ................................................ .................................................. ......................... 12
2.3.1. Consumo de energia ................................................ .................................................. .............................. 12 2.3.2. Síntese de

Frequência ................................................ .................................................. .............................. 12 2.3.3.
Receptor ................................................... .................................................. .................................................. 13
2.3.4. Transmissor ................................................. .................................................. ........................................... 14
2.3.5. Especificação Digital ................................................ .................................................. .............................. 15 3. Descrição do

Módulo............ .................................................. .................................................. ................................16 .16
3.1. Estratégia de Fornecimento de Energia............................................... .................................................. ...........................
3.2. Síntese de Frequência.................................................. .................................................. ................................... 16
3.2.1. Oscilador de referência ................................................ .................................................. ................................ 16
3.2.2. Saída CLKOUT ................................................ .................................................. .................................... 17 3.2.3. Arquitetura

PLL ................................................ .................................................. .................................... 17
3.2.4. Tempo de bloqueio ................................................ .................................................. .................................................. 18
3.2.5. Indicador de detecção de bloqueio......................................... .................................................. ................................ 18
3.3. Descrição do Transmissor ................................................ .................................................. ................................ 19 3.3.1. Descrição da

Arquitetura ................................................ .................................................. ......................... 19 3.3.2. Configuração da taxa de
bits ............................................. .................................................. ........................................ 19
3.3.3. Modulação FSK ................................................ .................................................. ........................................ 20
3.3.4. TAMBÉM Modulação ................................................ .. ................................................ .... .................................... 20
3.3.5. Modelagem de Modulação................................................... .................................................. ................................... 21 3.3.6. Amplificadores

de potência ................................................ .................................................. .................................... 21 3.3.7. Configurações de alta
potência ............................................. .................................................. ................................ 22 3.3.8. Resumo da potência de
saída ............................................. .................................................. ........................... 22
3.3.9. Proteção contra sobrecorrente ............................................. .................................................. ........................... 22
3.4. Descrição do receptor ................................................ .................................................. ........................... .23
3.4.1. Diagrama de bloco ................................................ .................................................. ........................................ 23

3.4.2. LNA - Buffer Único para Diferencial ........................................... .................................................. .............. 23
3.4.3. Controle Automático de Ganho .......................................... .................................................. ........................... 24
3.4.4. DAGC de tempo contínuo................................................... .................................................. ........................... 25
3.4.5. Misturador de quadratura - ADCs - Dizimadores......................................... .................................................. ...... 26
3.4.6. Filtro de canal ................................................ .................................................. ........................................... 26
3.4.7. Cancelamento de CD ................................................ .................................................. .................................... 27
Página 2

RFM69HCW
3.4.8. Filtro Complexo - OOK ............................................. ................................................. .................................. 27

3.4.9. RSSI ................................................... .................................................. .................................................. .... 27
3.4.10. Córdico ................................................... .................................................. .................................................. 28
3.4.11. Demodulador FSK ................................................ .................................................. ...................................29
3.4.12. OOK Demodulador ................................................ . .................................................. ................................. 29
3.4.13. Sincronizador de Bits ................................................ .................................................. ................................... 31

3.4.14. Indicador de erro de frequência............................................. .................................................. ...................... 31
3.4.15. Correção Automática de Frequência .......................................... .................................................. ........... 32
3.4.16. Configuração Otimizada para Sistemas de Baixo Índice de Modulação ........................................... ................................... 33
3.4.17. Sensor de temperatura ................................................ .................................................. ............................ 34
3.4.18. Função de tempo limite.................................................. .................................................. ................................... 34
4. Modos de operação ............................................. .................................................. .................................................. .. 35

4.1. Modos Básicos.................................................. .................................................. ................................................ 35
4.2. Sequenciador Automático e Tempos de Despertar ........................................... .................................................. ..... 35

4.2.1. Tempo de inicialização do transmissor ............................................. .................................................. .........................36
4.2.2. Procedimento de início de transmissão ............................................. .................................................. ................................... 36
4.2.3. Tempo de inicialização do receptor................................................. .................................................. ............................ 36

4.2.4. Procedimento de início de Rx ............................................. .................................................. ................................... 38
4.2.5. Sequências de salto de frequência otimizadas ............................................. ................................................ 38

4.3. Modo de escuta .................................................. .................................................. .................................................. .39 _
4.3.1. Tempos .................................................. .................................................. .................................................. 39

4.3.2. Critérios ................................................... .................................................. .................................................. .40
4.3.3. Ações de fim de ciclo ............................................. .................................................. ................................ 40

4.3.4. Parando o modo de escuta................................................ .................................................. .............................. 41
4.3.5. Precisão do temporizador RC ............................................. .................................................. .................................. 41
4.4. Modos Automáticos .................................................. .................................................. .................................................. .42 _
5. Processamento de Dados............................................. .................................................. .................................................. .... 43

5.1. Visão geral ................................................. .................................................. .................................................. .... 43
5.1.1. Diagrama de Blocos ................................................ .................................................. ........................................ 43 5.1.2. Modos de

operação de dados ............................................. .................................................. ............................ 43 5.2. Descrição do bloco de
controle ............................................. .................................................. ............................ 44
5.2.1. Interface SPI ................................................. .................................................. ............................................. 44
5.2.2. FIFO ................................................... .................................................. .................................................. ...... 45
5.2.3. Sincronizar reconhecimento de palavras ............................................. .................................................. ........................... 46

5.2.4. Manipulador de pacotes ................................................ .................................................. ........................................ 47
5.2.5. Ao controle................................................. .................................................. .................................................. ... 47
5.3. Mapeamento de pinos IO digitais...................................... .................................................. ................................... 47 5.3.1. Mapeamento de

pinos DIO em modo contínuo ........................................... .................................................. ..... 48 5.3.2. Mapeamento de pinos DIO no modo
pacote ..................................... .................................................. ............ 48 5.4. Modo
Contínuo ................................................ .................................................. ........................................... 49
5.4.1. Descrição Geral .................................................. .................................................. ................................... 49 5.4.2. Processamento de

Tx ................................................. .................................................. ........................................... 49
Página 3

RFM69HCW
5.4.3. Processamento Rx ................................................ .................................................. ........................................ 50

5.5. Modo Pacote ................................................ .................................................. ................................................ 50
5.5.1. Descrição Geral .................................................. .................................................. .................................. 50

5.5.2. Formato do pacote ................................................ .................................................. ........................................ 51
5.5.3. Processamento de Tx (sem AES).......................................... .................................................. ...................... 53 5.5.4. Processamento Rx

(sem AES) .......................................... .................................................. ..................... 54
5.5.5. AES ................................................... .................................................. .................................................. ...... 54
5.5.6. Manipulando Pacotes Grandes ............................................. .................................................. .......................... 56 5.5.7. Filtragem de

Pacotes ................................................ .................................................. ........................................ 56
5.5.8. Mecanismos de dados livres de DC ............................................. .................................................. ........................ 58
6. Registros de configuração e status ........................................... .................................................. ........................ 60 6.1. Descrição

geral ................................................ .................................................. .................................... 60 6.2. Registros de Configuração
Comuns ............................................. .................................................. ................ 63 6.3. Registros do
Transmissor ................................................ .................................................. ................................... 66 6.4. Registros do

receptor .................................................. .................................................. ........................................ 67 6.5. Registradores de IRQ e mapeamento de
pinos.................................. .................................................. .................... 69 6.6. Registros do mecanismo de

pacotes ............................................. .................................................. .............................. 71 6.7. Registros do sensor de
temperatura ............................................. .................................................. .................... 74 6.8. Registros de
teste ................................................ .................................................. ............................................. 74 7. Informações de
aplicação .................................................. .................................................. .................................... 75 7.1. Especificação do ressonador de
cristal ............................................. .................................................. ................... 75
7.2. Reinicialização do Módulo ............................................. .................................................. .................................... 75
7.2.1. POR................................................. .................................................. .............. .................................... ............................ ..... ..75
7.2.2. Reinicialização manual ................................................ .................................................. ........................................... 76
7.3. Design de referência ................................................ .................................................. ........................................ 77 8. Informações sobre

embalagem ...... .................................................. .................................................. ................................ 78 8.1. Desenho do esboço do
pacote................................................ .................................................. ............................ 78 9. Informações para
pedidos ................ .................................................. .................................................. ........................... 79
Página 4

RFM69HCW
Página Índice de Figuras

Figura 1. Diagrama de Blocos ............................................. .................................................. .................................................. 8
Figura 2. Diagrama de pinos ............................................. .................................................. .................................................. ... 9
Figura 3. Diagrama de marcação ........................................... .................................................. .................................................. 9
Figura 4. Conexão TCXO ............................................. .................................................. .................................... 16 Figura 5.
Diagrama de blocos do transmissor .. .................................................. .................................................. .................... 19 Figura
6. Curvas de potência de saída ...................... .................................................. .................................................. ......... 22 Figura
7. Diagrama de blocos do receptor .................................. .................................................. ........................................... 23 Figura
8. Configurações de limites de AGC .................................................. .................................................. ......................... 24 Figura
9. Curva Dinâmica RSSI .................. .................................................. .................................................. .............. 28 Figura 10.
Extração Córdica .............................. .................................................. .................................................. ...... 28 Figura 11.
Descrição do Demodulador de Pico OOK .................................... .................................................. .................... 29 Figura 12.
Otimização do limiar do piso ....................... .................................................. ........................................... 30 Figura 13.
Sincronizador de bits Descrição .................................................. .................................................. ................... 31 Figura 14.
Processo FEI ........................... .................................................. .................................................. ................... 32 Figura 15. AFC
otimizado (AfcLowBetaOn=1) .................... .................................................. .................................... 33 Figura 16. Resposta do
sensor de temperatura ..... .................................................. .................................................. ........ 34 Figura 17. Inicialização de
Tx, FSK e OOK ................................ .................................................. ........................................ 36 Figura 18. Inicialização Rx -
Sem AGC, sem AF ................................................ .................................................. .................. 37 Figura 19. Inicialização do
Rx - AGC, sem AFC ..................... .................................................. .................................................. 37 Figura 20. Inicialização
do Rx - AGC e AFC ........................................ .................................................. .............................. 37 Figura 21. Sequência do
modo de escuta (nenhum sinal desejado é recebido) ...... .................................................. ...................... 39 Figura 22. Sequência
do modo de escuta (o sinal desejado é recebido) ............... .................................................. .................. 41 Figura 23. Modos
automáticos do manipulador de pacotes ....................... .................................................. ........................................... 42 Figura
24. Processamento de dados RFM69HCW conceitual Visualizar .................................................. ........................................... 43
Figura 25. Diagrama de temporização SPI ( acesso único) ............................................... .................................................. .........
44 Figura 26. FIFO e registrador de deslocamento (SR) .............................. .................................................. ....................................
45 Figura 27. Comportamento da fonte de IRQ FifoLevel ..... .................................................. .................................................. .........
46 Figura 28. Sincronização de reconhecimento de palavras .................................. .................................................. ......................................
47 Figura 29. Visão conceitual do modo contínuo .................................................. .................................................. ....... 49
Figura 30. Processamento de transmissão em modo contínuo .................................... .................................................. ........................
49 Figura 31. Processamento Rx em modo contínuo ................. .................................................. ........................................ 50
Figura 32. Visão conceitual do modo pacote .. .................................................. .................................................. ............. 51
Figura 33. Formato de pacote de comprimento fixo ............................. .................................................. ........................................
52 Figura 34. Formato de pacote de comprimento variável ... .................................................. .................................................. ...........
52 Figura 35. Formato de pacote de comprimento ilimitado ........................ .................................................. ..............................
53 Figura 36. Implementação do CRC ............. .................................................. .................................................. ................. 58
Figura 37. Codificação/Decodificação Manchester ......................... .................................................. ...................................... 58
Figura 38. Branqueamento de dados ...... .................................................. .................................................. .................................
59 Figura 39. Diagrama de temporização POR ............ .................................................. .................................................. ...................
75 Figura 40. Diagrama de tempo de reinicialização manual ........................ .................................................. ........................................... 76
Página 5

RFM69HCW
Figura 41. Esquema de +20dBm .......................................... .................................................. ...................................... 77 Figura 42. Desenho do contorno
da embalagem ..... .................................................. .................................................. .................. 78
Índice de Tabelas Página

Tabela 1. Pinagens do RFM69HCW ............................................. .................................................. ...................................................10
Tabela 2. Classificações Máximas Absolutas .......................................... .................................................. .............................. 11 Tabela 3. Faixa

operacional .............. .................................................. .................................................. .......................... 11 Tabela 4. Especificação de consumo de
energia ................. .................................................. ................................................ 12 Tabela 5 Especificação do Sintetizador de
Frequência .......................................... .................................................. .............. 12 Tabela 6. Especificação do
receptor .............................. .................................................. .................................................. .. 13 Tabela 7. Especificação do
Transmissor .......................................... .................................................. .................................... 14 Tabela 8. Especificação
Digital ........ .................................................. .................................................. ............................ 15 Tabela 9. Exemplos de taxas de
bits ............... .................................................. .................................................. ....................... 20 Tabela 10. Tabela Verdade de Seleção do Modo do
Amplificador de Potência ................. .................................................. ............................ 21 Tabela 11. Configurações de alta
potência ............... .................................................. .................................................. .................. 22 Tabela 12. Configurações de ganho
LNA ..................... .................................................. .................................................. ........... 23 Tabela 13. Resumo de desempenho do
receptor ........................ .................................................. ................................ 25 Tabela 14. Configurações RxBw
disponíveis ........... .................................................. .................................................. ................ 26 Tabela 15. Frequências de corte DCC
disponíveis ........................... .................................................. ................................... 27
Tabela 16. Modos Básicos do Transceptor ........................................... .................................................. ................................ 35
Tabela 17. Intervalo de durações no modo de escuta ......................................... .................................................. ................... 39 Tabela 18. Critérios de
aceitação de sinal no modo de escuta ..................... .................................................. ............................ 40 Tabela 19. Ações de fim do ciclo de
escuta ............. .................................................. .................................................. ......... 40 Tabela 20. Status do FIFO ao alternar entre diferentes modos
do módulo ........................... ......................... . 46 Tabela 21. Mapeamento DIO, Modo Contínuo ..................................... .................................................. ......................
48 Tabela 22. Mapeamento DIO, Modo Pacote .................. .................................................. .................................................. ... 48 Tabela 23. Resumo
de Registros ........................................... .................................................. ........................................... 60 Tabela 24. Registros de configuração
comuns .................................................. .................................................. ............. 63 Tabela 25. Registros do
Transmissor ........................ .................................................. .................................................. 66 Tabela 26. Registros do
Receptor .......................................... .................................................. .................................... 67 Tabela 27. IRQ e registros de mapeamento de
pinos .................................................. .................................................. ............... 69 Tabela 28. Registros do mecanismo de
pacotes ............................ .................................................. ................................................ 71 Tabela 29. Registros do sensor de
temperatura ............................................. .................................................. ...................... 74 Tabela 30. Registros de
Teste ...................... .................................................. .................................................. .................... 74 Tabela 31. Especificação do
Cristal ........................ .................................................. .................................................. ......... 75
Página 6

RFM69HCW
Siglas
Lista de materiais da lista técnica LSB Bit menos significativo

BR Taxa de bits Bit mais significativo do MSB
Largura de banda BW NRZ sem retorno a zero
Comitê Consultivo Internacional CCITT OOK ligado e desligado
Telefone e Telégrafo - ITU
Verificação de redundância cíclica CRC Bem Amplificador de potência
Conversor DAC Digital para Analógico Placa de circuito impresso PCB

PROCURAR
Normas Europeias de Telecomunicações PLL Loop de fase bloqueada
Instituto
Comissão Federal de Comunicações da FCC POR Redefinição de inicialização
Desvio de frequência Fdev Largura de banda de resolução RBW

FIFO primeiro a entrar, primeiro a sair RF Frequência de rádio
PARA Resposta ao Impulso Finito Indicador de intensidade do sinal recebido RSSI
FS Sintetizador de Frequência Rx Receptor
FSK Chaveamento de mudança de freqüência VI onda acústica de superfície
GUI Interface gráfica do usuário IPS Interface periférica serial
CI Circuito integrado RS Registro de deslocamento
EU IA identificado Aguardado Espera

SE Frequência intermediária Tx Transmissor
IRQ Solicitação de interrupção uC Microcontrolador

QUE União Internacional de Telecomunicações Oscilador controlado por tensão VCO
Registro de deslocamento de realimentação linear LFSR XO Oscilador de cristal
LNA Amplificador de baixo ruído XOR eXclusivo OU
ISTO Oscilador Local
Página 7

RFM69HCW
Esta ficha técnica do produto contém uma descrição detalhada do desempenho e funcionalidade do RFM69HCW.
1. Descrição Geral
O RFM69HCW é um módulo transceptor ideal para aplicações atuais de RF de banda ISM de alto desempenho. Ele foi projetado para uso
como transceptor de RF FSK e OOK de alto desempenho e baixo custo para links de RF bidirecionais half-duplex ágeis de frequência
robustos e onde um desempenho de RF estável e constante é necessário em toda a faixa operacional do dispositivo até 1,8 V.
O RFM69HCW destina-se a aplicações em uma ampla faixa de frequência, incluindo as bandas ISM de 315 MHz, 433 MHz, 868 MHz e 915
MHz. Juntamente com um orçamento de link superior a 140 dB, os recursos avançados do sistema do RFM69HCW incluem um FIFO TX/RX
de 66 bytes, manipulador automático de pacotes configurável, modo de escuta, sensor de temperatura e DIOs configuráveis que melhoram
bastante a flexibilidade do sistema e, ao mesmo tempo, reduzindo significativamente os requisitos de MCU.
O RFM69HCW está em conformidade com os requisitos regulamentares do ETSI e da FCC e está disponível
1.1. Diagrama de blocos simplificado
Figura 1. Diagrama de Blocos
Página 8

RFM69HCW
1.2. Diagrama de pinos e marcação

O diagrama a seguir mostra a disposição dos pinos da vista superior.
Figura 3. Diagrama de Marcação
Página 9

RFM69HCW
1.3. Descrição do alfinete
Tabela 1 Pinagens RFM69HCW
Número Nome Tipo Descrição

S
1 GND -
Chão
2 MISSÔ
Saída de dados SPI
EU
3 FUMAÇA O
Entrada de dados SPI
4 SCK
Entrada do relógio SPI
EU
5 NSS EU
Entrada de seleção do chip SPI
6 REINICIAR E/S
Redefinir entrada do gatilho
7 DIO5 E/S
E/S digital, software configurado
8 GND -
Chão
9 SOBRE -
Saída/entrada de sinal RF.
10 GND -
Chão
11 DIO3 E/S
12 DEUS4 E/S
13 3,3V -
Tensão de alimentação
14 DIO0 E/S
15 DIO1 E/S
16 DIO2 E/S
Página 10

RFM69HCW
2. Características Elétricas
2.1. Avaliações Máximas Absolutas

Tensões acima dos valores listados abaixo podem causar falha permanente do dispositivo. A exposição às classificações
máximas absolutas por longos períodos pode afetar a confiabilidade do dispositivo.
Tabela 2 Classificações Máximas Absolutas
Símbolo Descrição Mínimo Máx. Unidade
VDDmr Tensão de alimentação -0,5 3.9 EM
Tmr Temperatura -55 +115 °C
- +125 °C
Tj Temperatura de junção
PM - +6 dBm
Nível de entrada RF
- 1 %
DC_20dBm Ciclo de trabalho de transmissão na saída de +20dBm
- 3:1 -
VSWR_20dBm VSWR máximo na porta da antena
2.2. Faixa de operação

Tabela 3 Faixa Operacional
Símbolo Descrição Mínimo Máx. Unidade
VDDop Tensão de alimentação (1,8 V-2,4 V 17dBm, 2,4 V- 3,6 V 20dBm) 1,8 3.6 EM
Principal Faixa de temperatura operacional -40 +85 °C
- 25
clop Carregar capacitância em portas digitais pF
AM - 0 dBm
Nível de entrada RF
Página 11

RFM69HCW
2.3 Especificação do Módulo

As tabelas abaixo fornecem as especificações elétricas do transceptor sob as seguintes condições: Tensão de alimentação VBAT1=
VBAT2=VDD=3,3 V, temperatura = 25 °C, FRF = 915 MHz, Pout = +20dBm, modulação FSK de 2 níveis sem pré- filtragem, FDA = 5 kHz,
taxa de bits = 4,8 kb/s e terminada em uma impedância correspondente de 50 Ohm, a menos que especificado de outra forma.
Nota Salvo indicação em contrário, os desempenhos nas outras bandas de frequência são semelhantes ou melhores.
2.3.1. Consumo de energia

Tabela 4 Especificação de consumo de energia
Símbolo Descrição Condições Mínimo Tipo Unidade Máxima
IDDSL - 0,1 1
Corrente de alimentação no modo Sleep vocêA
IDDIDLE Oscilador RC habilitado - 1.2 - vocêA

Corrente de alimentação no modo inativo
IDDST - 1,25 1,5 mA

Corrente de alimentação no modo Standby Oscilador de cristal habilitado
IDDFS - 9 - mA
Corrente de alimentação no modo
Sintetizador
IDDR - 16 - mA
Corrente de alimentação no modo de recepção
IDDT - 130 - mA
Corrente de alimentação no modo de RFOP = +20 dBm, em PA_BOOST
- 95 - mA
transmissão com correspondência RFOP = +17 dBm, em PA_BOOST
- 45 - mA
apropriada, estável em toda a faixa VDD RFOP = +13 dBm, no pino RFIO
- 33 - mA
RFOP = +10 dBm, no pino RFIO
- 20 - mA
RFOP = 0 dBm, no pino RFIO
- 16 - mA
RFOP = -1 dBm, no pino RFIO
2.3.2. Síntese de Frequência

Tabela 5 Especificação do sintetizador de frequência
Símbolo Descrição Condições Meu tipo Máx. Unidade
Módulo 315 MHz 290 340 MHz

França
Faixa de frequência do sintetizador
FXOSC Para todos os módulos - 32 - MHz
Frequência do oscilador de cristal
- 250 500 nós

Tempo de despertar do oscilador de cristal TS_OSC
- 80 150 nós
TS_FS Tempo de despertar do sintetizador de Do modo de espera
frequência para o sinal PllLock
- 20 - nós
TS_HOP Tempo de salto do sintetizador de frequência a Passo de 200 kHz
- 20 - nós
no máximo 10 kHz de distância do Passo de 1 MHz
- 50 - nós
alvo Passo de 5 MHz
- 50 - nós
Passo de 7 MHz
- 80 - nós
Passo de 12 MHz
- 80 - nós
Passo de 20 MHz
- 80 - nós
Passo de 25 MHz
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RFM69HCW
FSTEP - 61,0 - Hz
Etapa do sintetizador de frequência FSTEP = FXOSC/219
CRF Após calibração - 62,5 - kHz

Frequência do oscilador RC
BRF 1.2 - 300

Taxa de bits, FSK Programável kbps
IRMÃO Taxa de bits, OK 1.2 -

Programável 32,768kbps
FDA 0,6 - 300 kHz

Desvio de frequência, FSK Programável
FDA+BRF/2=<500kHz
2.3.3. Receptor
Todos os testes do receptor são realizados com RxBw = 10 kHz (largura de banda de lado único) conforme programado em RegRxBw,
recebendo uma sequência PN15 com BER de 0,1% (sincronizador de bits habilitado), salvo especificação em contrário. A impedância do LNA
é definida para 200 Ohms, configurando o bit LnaZin em RegLna para 1. Os testes de bloqueio são realizados com uma interferência não
modulada. A potência do sinal desejada para os testes de Imunidade de Bloqueio, ACR, IIP2, IIP3 e AMR é definida 3 dB acima do nível de
sensibilidade nominal.
Tabela 6 Especificação do receptor
Símbolo Descrição Condições Unidade Mín. Tipo Máx.
RFS_F - -118 - dBm

Sensibilidade FSK, maior ganho LNA FDA = 5 kHz, BR = 1,2 kb/s FDA = 5
- -114 - dBm
kHz, BR = 4,8 kb/s FDA = 40 kHz, BR
- -105 - dBm
= 38,4 kb/s
- -120 -dBm
FDA = 5 kHz, BR = 1,2 kbps *
- -112 -109dBm
RFS_O Sensibilidade OOK, maior ganho LNA BR = 4,8 kb/s
RCC -13 -10 - dB

Rejeição de co-canal
ACR - 42 -
Rejeição de canal adjacente Deslocamento = +/- 25 kHz
37 42 - dBdB
Deslocamento = +/- 50 kHz
- 66 -
COM UM
Bloqueio de imunidade Deslocamento = +/- 1 MHz
- 71 -
Deslocamento = +/- 2 MHz
- 79 - dBdBdB
- 62 -
Bloqueio de imunidade Deslocamento = +/- 1 MHz
- 65 -
Sinal desejado com sensibilidade Deslocamento = +/- 2 MHz
+16dB - 73 - dBdBdB
RAM Interferência - 66 -
SOU Rejeição, Deslocamento = +/- 1 MHz
modulada AM com profundidade de - 71 -
- 79 - dBdBdB
modulação de 100%, fm = 1 kHz, quadrado Deslocamento = +/- 10 MHz
IIP2 - +75 -
Ponto de interceptação de entrada de 2ª ordem Menor ganho de LNA
Tons indesejados estão 20 MHz - +35 - dBmdBm
Maior ganho de LNA
acima do LO
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RFM69HCW
IIP3 - +20 - dBm

Ponto de interceptação de entrada Menor ganho de LNA
de 3ª ordem Os tons indesejados estão -23 -18 - dBm
Maior ganho de LNA
1 MHz e 1,995 MHz acima do LO
2.6 - 500 kHz

BW_SSB Filtro de canal lateral único BW Programável
27 30 - dB
IMR_OOK Rejeição de imagem no modo OOK Nível de sinal desejado = -106 dBm
- 1,7 - EM
TS_RE Hora de despertar do receptor, do estado RxBw = 10 kHz, BR = 4,8 kb/s RxBw =
- 96 - nós
bloqueado do PLL para RxReady 200 kHz, BR = 100 kb/s
- 3,0 EM
TS_RE_AGC Tempo de despertar do receptor, do estado PLL RxBw = 10 kHz, BR = 4,8 kb/s RxBw =
bloqueado, AGC habilitado 200 kHz, BR = 100 kb/s 163 nós
TS_RE_AGC Hora de despertar do receptor, do estado RxBw = 10 kHz, BR = 4,8 kb/s RxBw = 4,8 EM
&AFC de bloqueio PLL, AGC e AFC habilitados 200 kHz, BR = 100 kb/s 265 nós
- 4. Tbit - -
TS_FEI Tempo de amostragem FEI O receptor está pronto
- 4. Tbit - -
TS_AFC Tempo de resposta AFC O receptor está pronto
- 2. Tbit - -
TS_RSSI Tempo de resposta RSSI O receptor está pronto
AGC habilitado - -115 - dBm

DR_RSSI Faixa dinâmica RSSI Mínimo
Máx. - 0 - dBm
*
Defina SensitivityBoost em RegTestLna como 0x2D para reduzir o nível de ruído no receptor
2.3.4. Transmissor
Tabela 7 Especificação do Transmissor
Símbolo Descrição Condições Mínimo Tipo Unidade Máxima
- +20 -
RF_OP Potência de saída RF em 50 ohms Programável com passos máximos de 1dB
- -18 - dBmdBm
No pino RFIO Mínimo
Com correspondência externa para 50 ohms - +20 - dBm

RF_OPH Potência máxima de saída de RF, ligada
Pino PA_BOOST
De VDD = 2,4 V a 3,6 V - +/-0,3 - dB

ÿRF_OP Estabilidade de potência de saída de RF
PHN Ruído de fase do transmissor Deslocamento de 50 kHz da portadora

Bandas 868/915 MHz - -95 - dBc/
Bandas 434/315 MHz - -99 - Hz
ACP BT=0,5 . Condições de medição como - - -37dBm

Potência do canal adjacente do
transmissor (medida com deslocamento definido pela EN 300 220-1 V2.1.1
de 25 kHz)
- 120 - nós
TS_TR Hora de despertar do transmissor, até a Sintetizador de frequência habilitado,
primeira borda ascendente do DCLK PaRamp = 10 us, BR = 4,8 kb/s.
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RFM69HCW
2.3.5. Especificação Digital

Condições: Temp = 25°C, VDD = 3,3V, salvo especificação em contrário.
Tabela 8 Especificação Digital
Símbolo Descrição Condições Unidade Mín. Tipo Máx.
HIV 0,8 - - VDD

Nível de entrada digital alto
VAI - - 0,2 VDD

Nível de entrada digital baixo
VOH Imáx = 1 mA 0,9 - - VDD

Nível de saída digital alto
Imáx = -1 mA - - 0,1 VDD

volume Nível de saída digital baixo
FSCK - - 10MHz
Frequência SCK
50 - - ns
tchau SCK alta hora
tcl Tempo baixo do SCK 50 - - ns
três Tempo de subida do SCK - 5 - ns
Tempo de queda do SCK - 5 - ns

não cair
t configurar 30 - - ns
Tempo de configuração do MOSI da mudança MOSI para borda ascendente
SCK
Tempo de espera MOSI 60 - - ns

esperar da borda ascendente do SCK para a
mudança MOSI
30 - - ns
configuração Tempo de configuração do NSS da borda descendente do NSS para a borda ascendente
do SCK
tnhold Tempo de espera do NSS 30 - - ns

da borda descendente do SCK para a borda
ascendente do NSS, modo normal
20 - - ns
alto Tempo alto do NSS entre SPI
acessa
250 - - ns
T_DATA Retenção de dados e tempo de configuração
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RFM69HCW
3. Descrição do Módulo
Esta seção descreve em detalhes a arquitetura do transceptor RFM69HCW de baixo consumo e altamente integrado.
3.1. Estratégia de fornecimento de energia
O RFM69HCW emprega um esquema de fonte de alimentação avançado, que fornece características operacionais estáveis em toda a faixa de
temperatura e tensão de operação. Isso inclui a potência de saída total de +20dBm mantida de 2,4 a 3,6V.
O RFM69HCW pode ser alimentado por qualquer fonte de tensão de baixo ruído através dos pinos VBAT1 e VBAT2. Os capacitores de
desacoplamento devem ser conectados, conforme sugerido no projeto de referência, nos pinos VR_PA, VR_DIG e VR_ANA para garantir o correto
funcionamento dos reguladores de tensão integrados.
3.2. Síntese de Frequência
A geração LO no RFM69HCW é baseada em um PLL N fracionário de última geração. O PLL está totalmente integrado com calibração automática.
3.2.1. Oscilador de referência

O oscilador de cristal é a principal referência de temporização do RFM69HCW. É utilizado como referência para o sintetizador de frequência e como
relógio para o processamento digital.
O tempo de inicialização do XO, TS_OSC, depende do XTAL real estar conectado nos pinos XTA e XTB. Ao usar o sequenciador integrado, o
RFM69HCW otimiza o tempo de inicialização e aciona automaticamente o PLL quando o sinal XO está estável.
Para controlar manualmente o tempo de inicialização, o usuário deve aguardar TS_OSC max, ou monitorar o sinal CLKOUT que só será disponibilizado
no buffer de saída quando uma oscilação XO estável for alcançada.
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RFM69HCW
3.2.2. Saída CLKOUT

A frequência de referência, ou uma fração dela, pode ser fornecida no DIO5 modificando os bits ClkOut no RegDioMapping2. Duas aplicações típicas
da saída CLKOUT incluem:
Fornecer uma saída de clock para um processador complementar, economizando assim o custo de um oscilador adicional. CLKOUT pode ser
disponibilizado em qualquer modo de operação, exceto o modo Sleep, e é ativado automaticamente na reinicialização ao ligar.
Para fornecer uma saída de referência do oscilador. A medição do sinal CLKOUT permite o ajuste simples do software do
tolerância cristalina inicial.
Nota para minimizar o consumo de corrente do RFM69HCW, certifique-se de que o sinal CLKOUT esteja desabilitado quando
não requerido.
3.2.3. Arquitetura PLL

O sintetizador de frequência que gera a frequência LO para o receptor e o transmissor é um PLL N sigma delta fracionário. O PLL incorpora um loop
de terceira ordem capaz de calibração automática rápida e possui um tempo de comutação rápido. O VCO e o filtro de loop são totalmente integrados,
eliminando a necessidade de um indutor externo de alta tolerância e alta Q no circuito tanque do VCO.
3.2.3.1. VCO
O VCO funciona a 2, 4 ou 6 vezes a frequência de RF (respectivamente nas bandas de 915, 434 e 315 MHz) para reduzir qualquer vazamento de LO
no modo receptor, para melhorar a precisão da quadratura do receptor e para reduzir os efeitos de tração no o VCO durante a transmissão.
A calibração do VCO é totalmente automatizada. Um ajuste grosseiro é realizado na reinicialização da inicialização e um ajuste fino é realizado cada
vez que o RFM69HCW PLL é ativado. Os tempos de calibração automática são totalmente transparentes para o usuário final, pois seu tempo de
processamento está incluído nas especificações TS_TE e TS_RE .
3.2.3.2. Largura de banda PLL
A largura de banda do RFM69HCW Fractional-N PLL é ampla o suficiente para permitir:
Modulação FSK de alta velocidade, até 300 kb/s, dentro da largura de banda PLL
Tempos de bloqueio de PLL muito rápidos, permitindo tempos de inicialização curtos e tempos de salto rápidos necessários para aplicações ágeis de frequência
3.2.3.3. Frequência e resolução da portadora

O PLL RFM69HCW incorpora um modulador sigma-delta de 19 bits e sua resolução de frequência, constante em toda a faixa de frequência, e é dada
por:
FXOSC
F ETAPA
= _ ----------------
2 19
A frequência da portadora é programada através do RegFrf, dividida entre os endereços 0x07 a 0x09:
FRF = FSTEP ÿFrf(23,0)
Observação A configuração Frf é dividida em 3 bytes. Uma mudança na frequência central só será levada em consideração quando o
o byte menos significativo FrfLsb em RegFrfLsb é gravado. Isso permite esquemas de modulação mais complexos, como o FSK, onde a
modulação de frequência é obtida alterando a frequência de RF programada.
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RFM69HCW
3.2.4. Tempo de bloqueio
O tempo de bloqueio do PLL TS_FS é uma função de vários fatores técnicos, como frequência sintetizada, passo de frequência, etc.
Ao usar o sequenciador integrado, o RFM69HCW otimiza o tempo de inicialização e inicia automaticamente o receptor ou transmissor quando o PLL é bloqueado.
Para controlar manualmente o tempo de inicialização, o usuário deve aguardar o TS_FS max fornecido na especificação ou monitorar o indicador de detecção de
bloqueio do sinal PLL, que é definido quando o PLL está dentro de sua faixa de bloqueio.
Ao realizar um AFC, que normalmente corrige erros de frequência muito pequenos, o tempo de resposta do PLL é aproximadamente:
= -------------
Num esquema de salto de frequência, os tempos TS_HOP dados na tabela de especificações fornecem uma ordem de grandeza para os tempos de bloqueio
esperados.
3.2.5. Indicador de detecção de bloqueio
Um sinal de indicação de bloqueio pode ser disponibilizado em alguns dos pinos DIO e é alternado para alto quando o PLL atinge sua faixa de bloqueio. Consulte a
Tabela 21 e a Tabela 22 para mapear esta interrupção para os pinos desejados.
Nota O bloco de detecção de bloqueio pode indicar uma condição de desbloqueio (sinal alternado para baixo) quando o transmissor é modulado por FSK
com grandes configurações de desvio de frequência.
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RFM69HCW
3.3. Descrição do transmissor

O transmissor do RFM69HCW compreende os blocos sintetizador de frequência, modulador e amplificador de potência.
3.3.1. Descrição da arquitetura
LNA
RFI Cadeia receptora
PA0
Local
Oscilador
PA1
PA_BOOST
PA2
Figura 4. Diagrama de blocos do transmissor
3.3.2. Configuração de taxa de bits
Ao usar o RFM69HCW no modo Contínuo, o fluxo de dados a ser transmitido pode ser inserido diretamente no modulador via pino DIO2/
DATA de maneira assíncrona, a menos que seja usada filtragem gaussiana, caso em que o sinal DCLK no pino DIO1/DCLK é usado
para sincronizar o fluxo de dados. Consulte a seção 3.3.5 para detalhes sobre o filtro Gaussiano.
No modo Pacote ou no modo Contínuo com filtragem Gaussiana habilitada (consulte a seção 5.5 para detalhes), a Taxa de Bits (BR) é
controlada pelos bits BitRate em RegBitrate:
F XOSC
=
BR -------------------
Taxa de bits
Entre outras, as seguintes taxas de bits estão acessíveis:
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RFM69HCW
Tabela 9 Exemplos de taxas de bits
Taxa de bits Taxa de bits (G)FSK BR real

Tipo TAMBÉM
(15:8) (7:0) (G) MSK (b/s)
Taxas de transmissão clássicas do 0x68 0x2B 1,2kbps 1,2kbps 1200.015

modem (múltiplos de 1,2 kbps)
0x34 0x15 2,4kbps 2,4kbps 2400.060
0x1A 0x0B 4,8kbps 4,8kbps 4799.760
0x0D 0x05 9,6kbps 9,6kbps 9600.960
0x06 0x83 19,2kbps 19,2kbps 19196.16
0x03 0x41 38,4kbps 38415,36
0x01 0xA1 76,8kbps 76738,60
0x00 0xD0 153,6kbps 153846.1
Taxas de transmissão clássicas do 0x02 0x2C 57,6kbps 57553,95

modem (múltiplos de 0,9 kbps)
0x01 0x16 115,2kbps 115107.9
Taxas de bits 0x0A 0x00 12,5kbps 12,5kbps 12.500,00

redondas (múltiplos de 12,5,
0x05 0x00 25kbps 25kbps 25.000,00
25 e 50 kbps)
0x02 0x80 50kbps 50.000,00
0x01 0x40 100kbps 100.000,0
0x00 0xD5 150kbps 150234,7
0x00 0xA0 200kbps 200.000,0
0x00 0x80 250kbps 250.000,0
0x00 0x6B 300kbps 299065.4
Assistir frequência Xtal 0x03 0xD1 32,768kbps 32,768kbps 32753,32
3.3.3. Modulação FSK
A modulação FSK é realizada dentro da largura de banda do PLL, alterando a relação do divisor fracionário no circuito de feedback do
PLL. A grande resolução do modulador sigma-delta permite desvios de frequência muito estreitos. O desvio de frequência FDEV é dado
por:
Observe que nenhuma restrição se aplica ao índice de modulação do transmissor, mas o desvio de frequência deve exceder 600 Hz.
3.3.4. TAMBÉM Modulação
A modulação OOK é aplicada ligando e desligando o amplificador de potência. Controle digital e suavização estão disponíveis para
melhorar a resposta de potência transitória do transmissor OOK.
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RFM69HCW
3.3.5. Modelagem de Modulação
A modelagem de modulação pode ser aplicada nos modos de modulação OOK e FSK, para melhorar a resposta de banda estreita do transmissor. Ambos os recursos
de modelagem são controlados com bits PaRamp no RegPaRamp.
No modo FSK, um filtro gaussiano com BT = 0,3, 0,5 ou 1 é utilizado para filtrar o fluxo de modulação, na entrada do modulador sigma-delta. Se o filtro
Gaussiano estiver habilitado quando o RFM69HCW estiver no modo Contínuo, o sinal DCLK no pino DIO1/DCLK irá acionar uma interrupção no uC cada
vez que um novo bit tiver que ser transmitido. Consulte a seção 5.4.2 para obter detalhes.
Quando a modulação OOK é usada, as tensões de polarização do PA aumentam e diminuem suavemente quando o PA é ligado e desligado, para reduzir
respingos espectrais.
Observe que o transmissor deve ser reiniciado se a configuração PaRamp for alterada, para recalibrar o filtro integrado.
3.3.6. Amplificadores de potência
Um modo de maior potência, quando PA1 e PA2 são combinados, fornecendo até +20 dBm para uma carga correspondente.
Quando PA1 e PA2 são combinados para fornecer +20 dBm à antena, um projeto específico de correspondência de impedância/filtragem de harmônicos é necessário
para garantir a transformação de impedância e conformidade regulatória.
Todas as configurações de PA são controladas pelo RegPaLevel, e a tabela verdade das configurações é fornecida na Tabela 10.
Tabela 10 Tabela Verdade de Seleção do Modo do Amplificador de Potência
Pa0On Pa1On Pa2On Modo Faixa de potência Fórmula de beicinho
1 0 0 Saída PA0 no pino RFIO -18 a +13dBm -18 dBm + Potência de Saída
0 1 0 PA1 habilitado no pino PA_BOOST -2 a +13dBm -18 dBm + Potência de Saída
0 1 1 PA1 e PA2 combinados no pino PA_BOOST +2 a +17 dBm -14 dBm + Potência de Saída
0 1 1 +5 a +20dBm -11 dBm + Potência de Saída

PA1+PA2 em PA_BOOST com configurações de
alta potência de saída +20dBm (ver 3.3.7)
Outras combinações Reservado
Notas - Para garantir a operação correta nos níveis de potência mais altos, certifique-se de ajustar a proteção contra sobrecorrente
Limite adequadamente no RegOcp, exceto acima de +18dBm onde deve ser desabilitado
- Se o pino PA_BOOST não for usado (+20dBm aplicações e menos), o pino pode ficar flutuando.
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RFM69HCW
3.3.7. Configurações de alta potência

O RFM69HCW possui capacidade de alta potência +20 dBm no pino PA_BOOST, com as seguintes configurações: Tabela 11
Configurações de alta potência
Valor para Valor para uso

Registro Endereço Descrição
Alto poder Rx ou PA0
0x13 0x0F 0x1x Controle OCP

RegOcp
RegTestPa1 0x5A 0x5D 0x55 Controle de PA de alta potência
RegTestPa2 0x5C 0x7C 0x70 Controle de PA de alta potência
Nota As configurações de alta potência DEVEM ser desativadas ao usar PA0 e no modo de recepção
O Duty Cycle de transmissão a +20dBm é limitado a 1%, com um VSWR máximo de 3:1 na porta da antena, acima da faixa de operação padrão
[-40;+85°C].
3.3.8. Resumo da potência de saída

As curvas abaixo resumem as possíveis opções de PA no RFM69HCW:
Po fora vs. Quadro Prog com Power
22
18
14
10
2
Beicinho
-2
Faça beicinho no PA0 [dB m]

-6
Beicinho no PA1 [dB m]

-10
Beicinho em PA1+PA2 [dBm]
-14
Saída P em PA1+PA 2 com configurações de 20dB m [ dB m]
-18
-22
-18 -14 -10 -6 -2 26 10 14 18
Potência programada [ d Bm ] _ _ _ _ _
Figura 5. Curvas de potência de saída
3.3.9. Proteção contra sobrecarga de corrente
Um bloco de proteção contra sobrecorrente está embutido no módulo. Ajuda a prevenir surtos de corrente necessários quando o transmissor é usado
em seus níveis de potência mais altos, protegendo assim a bateria que pode alimentar a aplicação. O valor de fixação atual é controlado pelos bits
OcpTrim no RegOcp e é calculado com a seguinte fórmula:
Imáx = 45 + 5 ÿ OcpTrim ÿ mA ÿ
Nota Imax define um limite apenas para o consumo de corrente do amplificador de potência, portanto, o consumo máximo de corrente do
RFM69HCW é igual a Imax + IFS
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RFM69HCW
3.4. Descrição do receptor

O RFM69HCW possui um receptor digital com o processo de conversão analógico para digital sendo realizado diretamente após o bloco
LNA-Mixers. O receptor zero-IF é capaz de lidar com modulação (G)FSK e (G)MSK. A modulação ASK e OOK é, entretanto, demodulada
por uma arquitetura de baixo IF. Toda a filtragem, demodulação, controle de ganho, sincronização e manipulação de pacotes é realizada
digitalmente, o que permite selecionar uma ampla gama de taxas de bits e desvios de frequência. O receptor também é capaz de calibração
automática de ganho para melhorar a precisão nas medições RSSI.
3.4.1. Diagrama de bloco
Calibração Rx
Referência
LNA ©/ÿ CORDIC
Único para Misturadores Moduladores Canal CC Complexo
Diferencial Filtro Cancelamento Filtro Estágio FSK
RFI Saída Demodulador
rodamiziD
orE
otnemassecm p
Módulo TAMBÉM
De RSSI
Saída Demodulador
PA1
Ignorado
no FSK
Local
Oscilador AFC
CAG
Figura 6. Diagrama de blocos do receptor
As seções a seguir fornecem uma breve descrição de cada um dos blocos receptores.
3.4.2. LNA - Buffer Único para Diferencial

O LNA utiliza uma topologia de porta comum, que permite uma característica plana em toda a faixa de frequência. Ele foi projetado para ter
uma impedância de entrada de 50 Ohms ou 200 Ohms (conforme selecionado com o bit LnaZin em RegLna), e a capacitância parasita na
porta de entrada LNA é cancelada com o indutor de RF externo. Um buffer único para diferencial é implementado para melhorar a linearidade
de segunda ordem do receptor.
O ganho do LNA, incluindo o buffer único para diferencial, é programável em uma faixa dinâmica de 48 dB e o controle é manual ou
automático com a função AGC incorporada.
Nota No caso específico onde o ganho do LNA é ajustado manualmente pelo usuário, o receptor não será capaz de lidar adequadamente
com sinais FSK com índice de modulação menor que 2 em uma potência de entrada maior que o ponto de compressão de
1dB, tabulado na seção 3.4. 3.
Tabela 12 Configurações de ganho LNA
LnaGainSelect Ganho LNA Configuração de ganho
000 -
Qualquer um dos itens abaixo, definido pelo loop AGC
001 Ganho máximo G1
010 Ganho máximo - 6 dB G2
111 Reservado -
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RFM69HCW
3.4.3. Controle Automático de Ganho

Por padrão (LnaGainSelect = 000), o ganho do LNA é controlado por um loop AGC digital para obter a compensação ideal entre sensibilidade/
linearidade.
Independentemente do modo de transferência de dados (Pacote ou Contínuo), a seguinte série de eventos ocorre quando o receptor está
habilitado:
O receptor permanece no modo WAIT até que RssiValue exceda RssiThreshold por duas amostras consecutivas. Seu consumo de
energia é o consumo de energia do receptor.
Quando esta condição é satisfeita, o receptor seleciona automaticamente o ganho LNA mais adequado, otimizando a
compensação sensibilidade/linearidade.
O ganho LNA programado, acessível para leitura com LnaCurrentGain em RegLna, é executado durante toda a duração do pacote, até
que uma das seguintes condições seja atendida: Modo
pacote: se AutoRxRestartOn = 0, o ganho LNA permanecerá o mesmo para o recepção do seguinte pacote. Se
AutoRxRestartOn = 1, após o controlador ter esvaziado o FIFO, o receptor entrará novamente no modo WAIT descrito acima, após
um atraso de InterPacketRxDelay, permitindo que o transmissor distante diminua a velocidade, evitando assim uma falsa detecção de
RSSI. Em ambos os casos (AutoRxRestartOn=0 ou AutoRxRestartOn=1), o receptor também pode entrar novamente no modo WAIT
configurando o bit RestartRx como 1. O usuário pode decidir fazer isso, para iniciar manualmente um novo procedimento AGC.
Modo contínuo: ao receber dados válidos, o usuário pode decidir entre deixar o receptor habilitado com o mesmo ganho do LNA,
ou reiniciar o procedimento, configurando o bit RestartRx para 1, retomando o modo WAIT do receptor, descrito acima.
Notas - o procedimento AGC deve ser realizado durante a recepção do preâmbulo no modo FSK
- no modo OOK, o AGC dará melhores resultados se for executado recebendo uma sequência “1” constante
A figura a seguir ilustra o comportamento do AGC:
Em direção a
-125dBm _
16dB 7dB 11dB 9dB 11dB Pino [dBm]
G1G2G3G4G5 G6
Maior Sensibilidade Sensibilidade mais baixa

Linearidade Inferior Maior Linearidade
Figura de ruído inferior Figura de ruído mais alto
Figura 7. Configurações de limites de AGC
A tabela a seguir resume o desempenho (valores típicos) do receptor completo:
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RFM69HCW
Tabela 13 Resumo de desempenho do receptor
Potência de entrada Ganho Desempenho do receptor (tipo)

Alfinete Contexto P-1dB NF IIP3 IIP2
[dbm] [db] [dbm] [dbm]
Fixar < AgcThresh1 G1 -37 7 -18 +35

AgcThresh1 < Pino < AgcThresh2 G2 -31 13 -15 +40
AgcThresh4 < Pino < AgcThresh5 G5 >-6 36 +13 +68
AgcThresh5 < Pino G6 >0 44 +20 +75
3.4.3.1. Configuração de limite Rssi
Para a operação correta do AGC, RssiThreshold em RegRssiThresh deve ser configurado para a sensibilidade do receptor. O receptor permanecerá no modo WAIT
até que RssiThreshold seja excedido.
Nota Quando o AFC é ativado e executado automaticamente na inicialização do receptor, o filtro de canal usado pelo receptor durante o AFC e o AGC é RxBwAfc em
vez da configuração RxBw padrão. Isso pode afetar a sensibilidade do receptor e a configuração de RssiThreshold de acordo
3.4.3.2. Referência AGC
O nível de referência AGC é calculado automaticamente no RFM69HCW, de acordo com:
Referência AGC [dBm] = -174 + NF + DemodSnr +10.log(2*RxBw) + FadingMargin [dBm]
Com:
NF = 7dB : Figura de ruído do LNA com ganho máximo
DemodSnr = 8 dB: SNR necessário para o demodulador
RxBw : Largura de banda do filtro de canal de banda lateral única
FadingMargin = 5 dB : Margem de desvanecimento
3.4.4. DAGC de tempo contínuo

Além do controle automático de ganho descrito na seção 3.4.3, o RFM69HCW é capaz de ajustar continuamente seu ganho no domínio digital, após ter ocorrido a
conversão de analógico para digital. Esse recurso, denominado DAGC, é totalmente transparente para o usuário final. O ajuste do ganho digital é repetido a cada 2
bits e traz os seguintes benefícios:
Totalmente transparente para o usuário final
Melhora a margem de desvanecimento do receptor durante a recepção de um pacote, mesmo que o ganho do LNA esteja congelado
Melhora a robustez do receptor em condições de desvanecimento rápido do sinal, ajustando rapidamente o ganho do receptor (a cada 2 bits)
Funciona nos modos Contínuo, Pacote e Pacote de comprimento ilimitado
O DAGC é habilitado configurando RegTestDagc como 0x20 para sistemas de baixo índice de modulação (ou seja, quando AfcLowBetaOn=1, consulte a seção
3.4.16) e 0x30 para outros sistemas. Recomenda-se sempre habilitar o DAGC.
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RFM69HCW
3.4.5. Misturador de quadratura - ADCs - Dizimadores

O mixer é inserido entre a saída do estágio buffer de RF e a entrada do conversor analógico para digital (ADC) da seção do receptor. Este bloco foi projetado
para traduzir o espectro do sinal de RF de entrada para a banda base e oferecer altas respostas IIP2 e IIP3.
Nas bandas mais baixas de operação (290 a 510 MHz), a arquitetura de mistura multifásica com fases ponderadas melhora a rejeição dos harmônicos LO
no modo receptor, aumentando assim a imunidade do receptor a interferências fora de banda.
A digitalização I e Q é feita por dois conversores analógico-digital (ADC) Sigma-Delta de tempo contínuo de 5ª ordem. Seu ganho não é constante em relação
à temperatura, mas todo o receptor é calibrado antes da recepção, de modo que esta imprecisão não tenha impacto na precisão do RSSI. A saída ADC é um
bit por canal. Ele precisa ser dizimado e filtrado posteriormente. Este ADC também pode ser usado para medição de temperatura; consulte a seção 3.4.17
para obter mais detalhes.
Os dizimadores diminuem a taxa de amostragem do sinal de entrada para otimizar a área e o consumo de energia dos blocos receptores seguintes.
3.4.6. Filtro de canal
A função do filtro de canal é filtrar ruídos e interferências fora do canal. A filtragem de canal no RFM69HCW é implementada com um filtro de
resposta de impulso finito (FIR) de 16 toques, proporcionando um excelente desempenho de rejeição de canal adjacente, mesmo para aplicações
de banda estreita.
Nota para respeitar as regras de sobreamostragem na cadeia de dizimação do receptor, a taxa de bits não pode ser definida em um valor superior a 2
vezes a largura de banda do receptor de lado único (BitRate <2 x RxBw)
A largura de banda do filtro de canal de lado único RxBw é controlada pelos parâmetros RxBwMant e RxBwExp em RegRxBw:
Quando a modulação FSK está habilitada:
RxBw = ------------------------F ----X ----O----S ----C----- --------------------
RxBwMant ÿ 2RxBwEx p + 2
Quando a modulação OOK está habilitada:
RxBw = ------------------------F ----X ----O----S ----C----- --------------------
RxBwMant ÿ 2RxBwEx p + 3
As seguintes larguras de banda de filtro de canal estão acessíveis (o oscilador é obrigatório em 32 MHz):
Tabela 14 Configurações RxBw disponíveis

RxBwMant RxBwExp RxBw (kHz)
(binário/valor) (decimal) FSK TAMBÉM
ModulaçãoTipo = 00 ModulaçãoTipo = 01
10b/24 7 2.6 1.3
01b/20 7 3.1 1.6
00b/16 7 3.9 2,0
10b/24 6 5.2 2.6
01b/20 6 6.3 3.1
00b/16 6 7,8 3.9
10b/24 5 10.4 5.2
01b/20 5 12,5 6.3
00b/16 5 15.6 7,8
10b/24 4 20,8 10.4
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RFM69HCW
01b/20 4 25,0 12,5

00b/16 4 31.3 15.6
10b/24 3 41,7 20,8
01b/20 3 50,0 25,0
00b/16 3 62,5 31.3
10b/24 2 83,3 41,7
01b/20 2 100,0 50,0
00b/16 2 125,0 62,5
10b/24 1 166,7 83,3
01b/20 1 200,0 100,0
00b/16 1 250,0 125,0
10b/24 0 333,3 166,7
01b/20 0 400,0 200,0
00b/16 0 500,0 250,0
3.4.7. Cancelamento de DC
O cancelamento DC é necessário em transceptores de arquitetura zero-IF para remover qualquer deslocamento DC gerado por meio da auto-recepção.
Está integrado no RFM69HCW e sua frequência de corte ajustável fc é controlada em RegRxBw:
Tabela 15 Frequências de corte DCC disponíveis

FreqDcc FC em
em RegRxBw % de RxBw
000 16
001 8
010 (padrão) 4
011 2
100 1
101 0,5
110 0,25
111 0,125
O valor padrão da frequência de corte DccFreq é normalmente 4% do RxBw (BW do filtro de canal). A frequência de corte do DCC pode, no entanto,
ser aumentada para melhorar ligeiramente a sensibilidade, sob condições de modulação mais amplas. É aconselhável ajustar a configuração DCC
enquanto monitora a sensibilidade do receptor.
3.4.8. Filtro Complexo - TAMBÉM

No modo OOK, o RFM69HCW é modificado para uma arquitetura de baixo IF. A frequência IF é automaticamente definida para metade da largura de
banda lateral única do filtro de canal (FIF = 0,5 x RxBw). O oscilador local é automaticamente compensado pelo IF no receptor OOK. Um filtro complexo
é implementado no módulo para atenuar a frequência da imagem resultante em normalmente 30 dB.
Observe que este filtro é automaticamente ignorado ao receber sinais FSK (ModulationType = 00 em RegDataModul).
3.4.9. RSSI
O bloco RSSI avalia a quantidade de energia disponível na largura de banda do canal receptor. Sua resolução é de 0,5 dB e possui uma ampla faixa
dinâmica para acomodar níveis de sinal pequenos e grandes que possam estar presentes. Seu tempo de aquisição é muito curto, ocupando apenas
períodos de 2 bits. A amostragem RSSI deve ocorrer durante a recepção do preâmbulo em FSK, e recepção constante “1” em OOK.
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RFM69HCW
Nota - RssiValue só pode ser lido quando excede RssiThreshold
- O receptor é capaz de calibração automática de ganho, a fim de melhorar a precisão de suas medições RSSI.
Esta função injeta um sinal de RF conhecido na entrada do LNA e calibra o ganho do receptor de acordo. Esta calibração é
realizada automaticamente durante a inicialização do PLL, tornando-se um processo transparente para o usuário final
- A precisão do RSSI depende de todos os componentes localizados entre a porta da antena e o pino RFIO e, portanto, é limitada
a alguns dB. A calibração no nível da placa é recomendada para melhorar ainda mais a precisão
Gráfico RSSI - Com AGC

0,0
-20,0
-40,0
Valor
-60,0
-80,0
-100,0
-120,0
-120 -110 -100-90-80-70-60-50-40-30-20-10 0
Pino [dBm]
Figura 8. Curva Dinâmica RSSI
3.4.10. Córdico
A tarefa Cordic é extrair a fase e a amplitude do vetor de modulação (I+jQ). Esta informação, ainda no domínio digital é utilizada:
Saída de fase: utilizada pelo demodulador FSK e pelos blocos AFC.

Saída de amplitude: utilizada pelo bloco RSSI, para fins de demodulação FSK, AGC e calibração automática de ganho.
Tempo real
Q(t)
Magnitude
Fase em tempo real
Isto)
Figura 9. Extração Córdica
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RFM69HCW
3.4.11. Demodulador FSK

O demodulador FSK do RFM69HCW foi projetado para desmodular sinais modulados FSK, GFSK, MSK e GMSK. É mais eficiente quando o índice
de modulação do sinal é superior a 0,5 e inferior a 10:
0,5 d®
A saída do demodulador FSK pode ser alimentada ao Sincronizador de Bits (descrito na seção 3.4.13), para fornecer ao processador complementar
um fluxo de dados síncrono no modo Contínuo.
3.4.12. TAMBÉM Demodulador

O demodulador OOK realiza uma comparação da saída RSSI e um valor limite. Estão disponíveis três modos de limite diferentes, configurados
através dos bits OokThreshType no RegOokPeak.
O modo de operação recomendado é o modo limite "Pico", ilustrado na Figura 11:
RSSI
[dbm]
Limite de ''Pico -6dB''
Limite de ''piso'' definido por

OokFixedThresh
Nível de ruído do
receptor
Tempo
Ampliação
Decaimento em dB conforme definido em

OokPeakThreshStep Diferença fixa de 6dB
Período conforme definido em

OokPeakThreshDec
Figura 10. Descrição do Demodulador de Pico OOK

No modo de limite de pico, o nível de limite de comparação é o valor de pico do RSSI, reduzido em 6dB. Na ausência de um sinal de entrada, ou
durante a recepção de um "0" lógico, o valor de pico adquirido é decrementado em um OokPeakThreshStep a cada período OokPeakThreshDec .
Quando a saída RSSI é nula por um longo período (por exemplo, após uma longa sequência de "0" recebida ou se nenhum transmissor estiver
presente), o nível de limite de pico continuará caindo até atingir o "Limite de piso", programado em OokFixedThresh .
As configurações padrão do demodulador OOK levam ao desempenho indicado na especificação elétrica. Entretanto, em aplicações nas quais são
esperadas quedas repentinas de sinal durante uma recepção, os três parâmetros devem ser otimizados adequadamente.
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RFM69HCW
3.4.12.1. Otimizando o limite mínimo
OokFixedThresh determina a sensibilidade do receptor OOK, pois define o limite de comparação para sinais de entrada fracos (ou seja, aqueles próximos
ao nível de ruído). Melhorias significativas de sensibilidade podem ser geradas se configuradas corretamente.
Observe que o nível de ruído do receptor na entrada do demodulador depende de:
A figura de ruído do receptor.
O ganho da cadeia de recepção da antena à banda base.
A correspondência - incluindo filtro SAW, se houver.

A largura de banda dos filtros de canal.
Portanto, é importante observar que a configuração de OokFixedThresh dependerá do aplicativo. O procedimento a seguir é recomendado para otimizar
OokFixedThresh.
Defina RFM69HCW no modo OOK Rx

Ajustar taxa de bits, filtro de canal BW
Configuração padrão do OokFixedThresh
Sem sinal de entrada

Modo Contínuo
Monitorar pino DIO2/DADOS
Incremento
OokFixedThresh
Atividade de
falha em DATA ?
Otimização concluída
Figura 11. Otimização do limite mínimo
O novo valor do limite mínimo encontrado durante este teste deve ser usado para recepção OOK com essas configurações do receptor.
3.4.12.2. Otimizando o demodulador OOK para sinais de desvanecimento rápido
Uma queda repentina na intensidade do sinal pode aumentar a taxa de erro de bit. Para aplicações onde a queda de sinal esperada pode ser estimada, os
seguintes parâmetros do demodulador OOK OokPeakThreshStep e OokPeakThreshDec podem ser otimizados conforme descrito abaixo para um
determinado número de decrementos de limite por bit. Consulte RegOokPeak para acessar essas configurações.
3.4.12.3. Modos alternativos de limite do demodulador OOK
Além do modo de limite Peak OOK, o usuário pode selecionar alternativamente dois outros tipos de detectores de limite:
Limite fixo: o valor é selecionado por meio de OokFixedThresh
Limiar médio: Os dados fornecidos pelo bloco RSSI são calculados em média e este modo de operação deve ser usado apenas com dados
codificados sem DC.
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RFM69HCW
3.4.13. Sincronizador de bits

O Bit Synchronizer é um bloco que fornece uma saída digital limpa e sincronizada, livre de falhas. Sua saída é disponibilizada no pino DIO1/DCLK no modo
Contínuo e pode ser desabilitada através de configurações de registro. No entanto, para um desempenho ideal do receptor, é altamente recomendável seu
uso durante a execução do modo Contínuo.
O Bit Synchronizer é ativado automaticamente no modo Pacote. Sua taxa de bits é controlada por BitRateMsb e BitRateLsb no RegBitrate.
Saída bruta do
demodulador
(FSK ou OOK)
DADOS
Saída BitSync para fixar

DADOS e
DCLK em modo contínuo
DCLK
Figura 12. Descrição do sincronizador de bits
Para garantir a operação correta do Sincronizador de Bits, as seguintes condições devem ser atendidas:
Um preâmbulo (0x55 ou 0xAA) de 12 bits é necessário para sincronização (da interrupção RxReady )
O fluxo de bits de carga útil subsequente deve ter pelo menos uma forma de transição '0' para '1' ou '1' para '0 a cada 16 bits durante a transmissão de dados.
transmissão
A correspondência da taxa de bits entre o transmissor e o receptor deve ser superior a 6,5%.
Notas - Se as taxas de bits do transmissor e do receptor forem iguais, o RFM69HCW será capaz de receber
uma sequência infinita desequilibrada (todos “0s” ou todos “1s”) sem restrição.
- Se houver diferença na taxa de bits entre Tx e Rx, a quantidade de bits adjacentes no mesmo nível que o
O BitSync pode suportar e pode ser estimado da seguinte forma:
- Isto implica aproximadamente 6 bytes consecutivos desequilibrados quando a precisão da taxa de bits é de 1%, o que é facilmente
alcançável (a tolerância do cristal está na faixa de 50 a 100 ppm).
3.4.14. Indicador de erro de frequência

Esta função fornece informações sobre o erro de frequência do oscilador local (LO) comparado com a frequência portadora de um sinal modulado na
entrada do receptor. Quando o bloco FEI é lançado, o erro de frequência é medido e o
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RFM69HCW
o resultado assinado é carregado no FeiValue no RegFei, em formato de complemento de 2. O tempo necessário para uma avaliação FEI é 4 vezes o período
do bit.
Para garantir um comportamento adequado da FEI:
A operação deve ser feita durante a recepção do preâmbulo
A soma do deslocamento de frequência e a largura de banda do sinal de 20 dB deve ser menor que a largura de banda do filtro de banda base
A largura de banda de 20 dB do sinal pode ser avaliada da seguinte forma (largura de banda dupla):
= ÿ
O erro de frequência, em Hz, pode ser calculado com a seguinte fórmula:
SX1239
RFM69HCW no modo
Rx
Sinal de entrada modulado por preâmbulo
Nível de sinal > Sensibilidade
Definir FeiStart
=1
Não
Fei Feito
=1
Sim
Ler
FeiValor
Figura 13. Processo FEI
3.4.15. Correção Automática de Frequência

O AFC é baseado no bloco FEI e, portanto, aplicam-se o mesmo sinal de entrada e condições de configuração do receptor. Feito o procedimento AFC, AfcValue
é subtraído diretamente ao registrador que define a frequência de operação do módulo, FRF. O AFC pode ser lançado:
Cada vez que o receptor é habilitado, se AfcAutoOn = 1
Mediante solicitação do usuário, definindo o bit AfcStart no RegAfcFei, se AfcAutoOn = 0
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RFM69HCW
Quando o AFC é acionado automaticamente (AfcAutoOn = 1), o usuário tem a opção de:
Limpe o valor de correção AFC anterior, se AfcAutoClearOn = 1
Inicie a avaliação AFC a partir da frequência corrigida anteriormente. Isto pode ser útil em sistemas nos quais o OA mantém
à deriva na “mesma direção”. A compensação por envelhecimento é um bom exemplo.
O RFM69HCW oferece uma configuração alternativa de largura de banda do receptor durante a fase AFC, para acomodar grandes desvios de LO. Caso o usuário
considere que o sinal recebido pode estar fora da largura de banda do receptor, uma largura de banda de filtro de canal maior pode ser programada no RegAfcBw, às
custas do nível de ruído do receptor, o que terá impacto na sensibilidade.
3.4.16. Configuração otimizada para sistemas de baixo índice de modulação
Para sistemas de banda larga, onde o AFC geralmente não é necessário (imprecisões XTAL normalmente não afetam a sensibilidade), é
é recomendado compensar a frequência LO do receptor para evitar dessensibilização. Isso pode ser feito simplesmente modificando Frf em RegFrfLsb.
Uma boa regra é compensar o LO do receptor em 10% do desvio de frequência esperado do transmissor.
Para sistemas de banda estreita, recomenda-se a realização de AFC. O RFM69HCW possui um AFC dedicado, habilitado
quando
AfcLowBetaOn em RegAfcCtrl é definido como 1. Um deslocamento de frequência, programável por meio de LowBetaAfcOffset em RegTestAfc, é adicionado e
calculado da seguinte forma:
Deslocamento = LowBetaAfcOffset x 488 Hz
O usuário deve garantir que o deslocamento programado exceda a frequência de corte do cancelador DC, definida através de DccFreqAfc
em RegAfcBw.
RX Texas RX e TX
FeiValor AFC padrão

ValorAfc
AfcLowBetaOn = 0
f f
RX Texas TX RX
FeiValor ValorAfc BaixoBetaAfcOffset

AFC otimizado
AfcLowBetaOn = 1
f f
Antes da AFC Depois da AFC
Figura 14. AFC otimizado (AfcLowBetaOn=1)
Conforme mostrado na Figura 15, uma sequência AFC padrão usa o resultado do FEI para corrigir a frequência LO e alinhar ambos os osciladores locais. Quando o AFC
otimizado está habilitado (AfcLowBetaOn=1), o LO do receptor é corrigido por “FeiValue + LowBetaAfcOffset”.
Quando a rotina AFC otimizada está habilitada, o tempo de inicialização do receptor pode ser calculado da seguinte forma (consulte a seção 4.2.3):
TS_RE_AGC&AFC (AFC otimizado) = Tana + 4.Tcf + 4.Tdcc + 3.Trssi + 2.Tafc + 2.Tpllafc
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RFM69HCW
3.4.17. Sensor de temperatura

Quando a temperatura é medida, o receptor ADC é usado para digitalizar a resposta do sensor. A maioria dos blocos receptores está desabilitada e a medição
de temperatura só pode ser acionada nos modos Standby ou Sintetizador de Frequência.
A resposta do sensor de temperatura é -1°C/Lsb. Um sensor de temperatura CMOS não é preciso por natureza, portanto deve ser calibrado à temperatura
ambiente para leituras precisas de temperatura.
ValorTemp.
-1°C/Lsb
ValorTemp(t)
ValorTemp(t)-1
Retorna 150d (tip.)

Precisa de calibração
-40ºC t t+1 Ambiente +85ºC
Figura 15. Resposta do sensor de temperatura
O RFM69HCW leva menos de 100 microssegundos para avaliar a temperatura (desde a configuração de TempMeasStart como 1 até a redefinição de
TempMeasRunning ).
3.4.18. Função de tempo limite
O RFM69HCW inclui uma função Timeout, que permite desligar automaticamente o receptor após uma sequência de recepção e, portanto, economizar
energia.
A interrupção de tempo limite é gerada TimeoutRxStart x 16x Tbit após mudar para o modo RX se o sinalizador RssiThreshold não
aumentar dentro deste prazo
A interrupção de tempo limite é gerada TimeoutRssiThresh x 16 x Tbit após o sinalizador RssiThreshold ter sido acionado.
Essa interrupção de tempo limite pode ser usada para avisar o processador complementar para desligar o receptor e retornar ao modo de menor consumo de
energia.
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RFM69HCW
4. Modos de operação
4.1. Modos Básicos
O circuito pode ser configurado em 5 modos básicos diferentes, descritos na Tabela 16.
Por padrão, ao passar de um modo para outro, os subblocos são despertados de acordo com uma sequência pré-definida e otimizada. Alternativamente,
estes modos de operação podem ser selecionados diretamente desativando o sequenciador automático (SequencerOff em RegOpMode = 1).
Tabela 16 Modos Básicos do Transceptor
Ouça Modo Modo selecionado Blocos habilitados

em RegOpMode em RegOpMode
0 000 Modo dormir Nenhum
0 001 Modo de espera Regulador superior e oscilador de cristal

0 010 Modo FS Sintetizador de frequência
0 011 Modo de transmissão Sintetizador e transmissor de frequência
0 100 Modo de recepção Sintetizador e receptor de frequência
1 x Modo de escuta Consulte Modo de escuta, seção 4.3
4.2. Sequenciador Automático e Tempos de Despertar

Por padrão, ao passar de um modo de operação para outro, o circuito cuida da sequência de eventos de forma que o tempo de transição seja otimizado. Por
exemplo, ao mudar do modo Sleep para o modo Transmissão, o RFM69HCW vai primeiro para o modo Standby (XO iniciado), depois para o modo sintetizador
de frequência e, finalmente, quando o PLL estiver bloqueado, para o modo de transmissão. A entrada no modo de transmissão também é feita de acordo
com uma sequência predefinida, começando com o despertar do regulador PA antes de aplicar uma aceleração no PA e gerar o relógio DCLK.
O tempo de despertar do oscilador de cristal, TS_OSC, está diretamente relacionado ao tempo para o oscilador de cristal atingir sua posição estável.
estado. Depende notavelmente das características do cristal.
O tempo de despertar do sintetizador de frequência, TS_FS, está diretamente relacionado ao tempo necessário para o PLL atingir seu estado estável.
estado. O sinal PLL_LOCK, fornecido em um pino externo, dá uma indicação do status do bloqueio. Ele aumenta quando o PLL atinge sua faixa de
travamento.
Quatro casos específicos podem ser destacados:
Hora de despertar do transmissor do modo Sleep = TS_OSC + TS_FS + TS_TR
Hora de despertar do receptor no modo Sleep = TS_OSC + TS_FS + TS_RE
Hora de despertar do receptor no modo Sleep, AGC habilitado = TS_OSC + TS_FS + TS_RE_AGC
Tempo de despertar do receptor do modo Sleep, AGC e AFC habilitados = TS_OSC + TS_FS + TS_RE_AGC&AFC
Esses tempos são detalhados nas seções 4.2.1 e 4.2.3.
Em aplicações onde o consumo médio de energia alvo, ou o tempo de inicialização alvo, não requerem configuração do RFM69HCW nos modos de menor
consumo de energia (Sleep ou Standby), os respectivos tempos TS_OSC e TS_FS nas equações anteriores podem ser omitidos.
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RFM69HCW
4.2.1. Tempo de inicialização do transmissor
O tempo de despertar do transmissor, TS_TR, é dado pela sequência controlada pela parte digital. É um atraso digital puro que depende da taxa de
bits e do tempo de aceleração. No modo FSK, este tempo pode ser derivado da seguinte equação.
onde PaRamp é o tempo de aceleração programado em RegPaRamp e Tbit é o tempo de bit.
No modo OOK, esta equação pode ser simplificada para o seguinte:
Solicitação de inicialização de Tx
(sequenciador ou usuário)
TS_TR
1,25 x PaRamp
Analógico
XO iniciado e PLL bloqueado 0,5 x Tbit (somente no Transmissão de Pacote
atraso de grupo
modo FSK)
5 nós
Modo pronto
TxReady
Figura 16. Inicialização Tx, FSK e OOK
4.2.2. Procedimento de início de Tx
Conforme descrito na seção anterior, as interrupções ModeReady e TxReady avisam o uC que o transmissor está pronto para transmitir dados
No modo Contínuo, os bits de preâmbulo que precedem a carga útil podem ser aplicados no pino DIO2/DATA imediatamente após
qualquer uma dessas interrupções foi disparada. O sinal DCLK, ativado no pino DIO1/DCLK também pode ser usado para iniciar a alternância do
Pino DATA, conforme descrito na Figura 30.
No modo Pacote, o RFM69HCW modulará automaticamente o sinal RF com bytes de preâmbulo assim que TxReady
ou
ModeReady acontece. A transmissão real do pacote (começando com o número de preâmbulos especificado em PreambleSize) começará
quando o TxStartCondition for atendido.
4.2.3. Hora de inicialização do receptor

É altamente recomendável usar o sequenciador integrado do RFM69HCW, para otimizar os atrasos ao configurar o módulo no modo de recepção.
Garante os tempos de arranque mais curtos e, portanto, o menor consumo de energia possível, para sistemas operados por bateria.
Os tempos de inicialização do receptor podem ser calculados a partir do seguinte:
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RFM69HCW
Solicitação de inicialização Rx
(sequenciador ou usuário)
TS_RE
Atraso de grupo Atraso de grupo do Atraso de grupo

XO iniciado e PLL bloqueado Recepção de Pacote
do Analog FE filtro de canal do DC Cutoff Amostragem RSSI
Amostragem RSSI
Ela é Tcf Tdcc Trssi Trssi
Modo pronto
RxReady
O preâmbulo do pacote recebido pode começar
Figura 17. Inicialização do Rx - Sem AGC, sem AFC
O ganho do LNA é ajustado pelo AGC,

Solicitação de inicialização
de acordo com o
Rx (sequenciador ou usuário)
TS_RE_AGC Resultado RSSI
Atraso de grupo Atraso de grupo do Atraso de grupo Atraso de grupo do Atraso de grupo
XO iniciado e PLL bloqueado Recepção de Pacote
do Analog FE filtro de canal do DC Cutoff Amostragem RSSI
Amostragem RSSI filtro de canal do DC Cutoff Amostragem RSSI
Ela é Tcf Tdcc Trssi Trssi Tcf Tdcc Trssi
Modo pronto
RxReady
Figura 18. Inicialização Rx - AGC, sem AFC
O ganho do LNA é ajustado pelo AGC,

Solicitação de inicialização A frequência da portadora é ajustada
de acordo com o
Rx (sequenciador ou usuário) pelo AFC
TS_RE_AGC&AFC Resultado RSSI
XO iniciado e Atraso de grupo Atraso de grupo do Atraso de grupo RSSI RSSI Atraso de grupo do Atraso de grupo RSSI Atraso de grupo do Atraso de grupo
AFC Recepção de Pacote
PLL está bloqueado do Analog FE filtro de canal do DC Cutoff amostragem amostragem filtro de canal do DC Cutoff amostragem Bloqueio PLL filtro de canal do DC Cutoff
Ela é Tcf Tdcc Trssi Trssi Tcf Tdcc Trssi Tafc Tplafc Tcf Tdcc
Modo pronto
RxReady
Figura 19. Inicialização Rx - AGC e AFC
Os diferentes horários mostrados acima são os seguintes:
Atraso de grupo do front end analógico: Tana = 20 nós
Atraso de grupo do filtro de canal no modo FSK: Tcf = 21 / (4.RxBw)
Atraso de grupo do filtro de canal no modo OOK: Tcf = 34 / (4.RxBw)
Atraso de grupo do DC Cutoff: Tdcc = max(8 , 2^(round(log2(8.RxBw.Tbit)+1)) / (4.RxBw)
Tempo de bloqueio do PLL após ajuste do AFC: Tpllafc = 5 / PLLBW (PLLBW = 300 kHz)
Tempo de amostragem AFC: Tafc = 4 x Tbit (também denotado TS_AFC na especificação geral)
Tempo de amostragem RSSI: Trssi = 2 x int(4.RxBw.Tbit)/ (4.RxBw) (também conhecido como TS_RSSI)
Nota Os tempos acima representam tempos máximos de acomodação, e tempos de acomodação mais curtos podem ser observados em casos reais
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RFM69HCW
4.2.4. Procedimento de início de Rx

Conforme descrito nas seções anteriores, a interrupção RxReady avisa o uC que o receptor está pronto.
No modo Contínuo com Bit Synchronizer, o receptor começará a bloquear seu Bit Synchronizer em um mínimo de 12 bits de
preâmbulo recebido (consulte a seção 3.4.13 para detalhes), antes da recepção dos dados corretos, ou Sync Word (se habilitado) pode
ocorrer.
No modo Contínuo sem Sincronizador de Bits, dados válidos estarão disponíveis em DIO2/DATA logo após o RxReady
interromper.
No modo Pacote, o receptor começará a bloquear seu Sincronizador de Bits em um mínimo ou 12 bits de preâmbulo recebido (veja
seção 3.4.13 para detalhes), antes que a recepção de dados corretos ou sincronização de palavra (se habilitada) possa ocorrer.
4.2.5. Sequências de salto de frequência otimizadas

Em uma aplicação semelhante a salto de frequência, é necessário desligar o transmissor ao saltar de um canal para outro, para evitar respingos espectrais e obter a
melhor pureza espectral.
Salto do transmissor do Canal A para o Canal B: é aconselhável passar pelo modo Rx: (0) RFM69HCW
está no modo Tx no Canal A (1) Programe o
RFM69HCW no modo Rx (2) Altere a frequência da
portadora nos registros RegFrf (3) Coloque o transceptor novamente no
modo Tx (4) Respeite o procedimento de início do Tx,
descrito na seção 4.2.2
Salto do receptor do canal A para o canal B:

(0) RFM69HCW está no modo Rx em
Capítulo A
(1) Altere a frequência portadora nos registros RegFrf (2) Programe o
RFM69HCW no modo FS (3) Coloque o transceptor
novamente no modo Rx (4) Respeite o procedimento
de início do Rx, descrito na seção 4.2.4
Observe que todas as sequências descritas acima assumem que o sequenciador está ativado (SequencerOff=0 em RegOpMode).
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RFM69HCW
4.3. Modo de escuta

O circuito pode ser definido para o modo Listen, definindo ListenOn em RegOpMode como 1 enquanto estiver no modo Standby. Neste modo, o
RFM69HCW passa a maior parte do tempo no modo Idle, durante o qual apenas o oscilador RC funciona. Periodicamente, o receptor é acordado e
escuta um sinal de RF. Se um sinal desejado for detectado, o receptor é mantido ligado e os dados são demodulados.
Caso contrário, se um sinal desejado não for detectado após um período de tempo predefinido, o receptor será desabilitado até o próximo período de
tempo.
Este requisito de despertar Rx periódico é muito comum em aplicações de baixa potência. No RFM69HCW é tratado localmente pelo bloco modo Listen
sem usar recursos ou energia uC.

O diagrama de temporização simplificado deste procedimento é ilustrado na Figura 21.
tListenIdle
Rx Parado Rx
tempo
tListenRx tListenRx
Figura 20. Sequência do modo de escuta (nenhum sinal desejado é recebido)
4.3.1. Horários
A duração da fase Idle é dada por tListenIdle. O tempo durante o qual o receptor fica ligado e espera por um sinal é dado por tListenRx. tListenRx inclui
o tempo de despertar do receptor, descrito na seção 4.2.3. Esta duração pode ser programada nos registros de configuração através da interface serial.
Ambos os períodos de tempo tListenRx e tListenIdle (denotados tListenX no texto a seguir) são fixados por dois parâmetros do registro de configuração
e são calculados da seguinte forma:
tListenX = ListenCoefX ÿ Ouvir Re solX
onde ListenResolX é a resolução Rx ou Idle e é programável independentemente em três valores (64us, 4,1ms ou 262ms), enquanto ListenCoefX é
um número inteiro entre 1 e 255. Todos os parâmetros estão localizados nos registros RegListen .
Os intervalos de tempo estão tabelados na Tabela 17 abaixo.
Tabela 17 Faixa de durações no modo de escuta

OuvirResolX Duração mínima Duração máxima
( EscutaCoef = 1) ( OuvirCoef = 255)
01 64 nós 16ms _
10 4,1 ms 1,04s _
11 0,26 s 67 segundos
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RFM69HCW
COMUNICAÇÕES AVANÇADAS E SENSORIZAÇÃO FICHA DE DADOS
Notas - a precisão dos tempos típicos dados na Tabela 17 dependerá da calibração do oscilador RC
- A calibração do oscilador RC é necessária e deve ser realizada na inicialização. Consulte a seção 4.3.5 para obter detalhes
4.3.2. Critério
Os critérios adotados para detectar um sinal desejado e, portanto, decidir manter o receptor ligado são definidos por ListenCriteria
em RegListen1.
Tabela 18 Critérios de aceitação de sinal no modo de escuta

Critérios de escuta Potência do sinal de entrada SyncAddressMatch
>= Limite Rssi
0 Obrigatório Não requerido
1 Obrigatório Obrigatório
4.3.3. Ações de fim de ciclo

A ação tomada após a detecção de um pacote é definida por ListenEnd em RegListen3, conforme descrito na tabela abaixo.
Tabela 19 Ações de fim do ciclo de escuta

OuvirFim Descrição
00 O módulo permanece no modo Rx. O modo de escuta é interrompido e deve ser desativado.
01 O módulo permanece no modo Rx até que ocorra a interrupção PayloadReady ou Timeout . Em seguida, vai para o modo
definido por Mode. O modo de escuta é interrompido e deve ser desativado.
10 O módulo permanece no modo Rx até que ocorra a interrupção PayloadReady ou Timeout . O modo de escuta então é
retomado no estado inativo. O conteúdo FIFO é perdido na próxima ativação do Rx.
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RFM69HCW
Após a detecção de um pacote válido, o sequenciamento é alterado, conforme mostrado abaixo:
Carga útil pronta
Critérios de escuta
passado
Parado Rx
OuvirFim = 00
Modo de escuta
Parado Rx Modo
OuvirFim = 01
Modo de escuta
Parado Rx Parado Rx
OuvirFim = 10
Modo de escuta
Figura 21. Sequência do modo de escuta (o sinal desejado é recebido)
4.3.4. Parando o modo de escuta

Para abortar a operação no modo Escuta, deve-se respeitar o seguinte procedimento:
Programe RegOpMode com ListenOn=0, ListenAbort=1 e a configuração desejada para os bits de modo (Sleep, Stdby, FS, Rx
ou modo Tx) em um único acesso SPI
Programe RegOpMode com ListenOn=0, ListenAbort=0 e a configuração desejada para os bits de modo (Sleep, Stdby, FS, Rx
ou modo Tx) em um segundo acesso SPI
4.3.5. Precisão do temporizador RC

Todas as temporizações do modo de escuta dependem da precisão do oscilador RC interno de baixa potência. Este oscilador é calibrado automaticamente
na inicialização do dispositivo e é um processo transparente para o usuário.
Para aplicações que suportam grandes variações de temperatura e para as quais a fonte de alimentação nunca é removida, a calibração RC pode ser
realizada mediante solicitação do usuário. RcCalStart em RegOsc1 pode ser usado para acionar esta calibração, e o sinalizador RcCalDone será definido
automaticamente quando a calibração terminar.
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RFM69HCW
4.4. Modos Automáticos

Os modos automáticos de manipulador de pacotes podem ser habilitados configurando os parâmetros relacionados em RegAutoModes.
O modo intermediário do módulo é denominado IntermediateMode e as condições de entrada e saída deste modo intermediário podem ser
configuradas através dos parâmetros EnterCondition & ExitCondition.
As condições de entrada e saída não podem ser usadas independentemente uma da outra, ou seja, ambas devem ser habilitadas ao mesmo tempo.
O estado inicial e final é aquele configurado em Mode no RegOpMode. Os estados inicial e final podem ser diferentes configurando o registro de modos
enquanto o módulo está no modo intermediário. A descrição pictórica dos modos automáticos é mostrada
abaixo.
Estado intermediário
definido por IntermediateMode
EntrarCondição Condição de saída
Estado inicial definido Estado final definido

Por modo em RegOpMode Por modo em RegOpMode
Figura 22. Modos automáticos do manipulador de pacotes
Alguns exemplos típicos de uso de AutoModes são descritos abaixo:
Transmissão automática (AutoTx): Modo = Sleep, IntermediateMode = Tx, EnterCondition = FifoLevel, ExitCondition =
Pacote enviado
Recepção automática (AutoRx): Modo = Rx, IntermediateMode = Sleep, EnterCondition = CrcOk, ExitCondition = caindo
borda de FifoNotEmpty
Recepção automática de confirmação (AutoRxAck): Mode = Tx, IntermediateMode = Rx, EnterCondition = PacketSent,
Condição de saída = CrcOk
...
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5. Processamento de Dados
5.1. Visão geral
5.1.1. Diagrama de bloco

A figura abaixo ilustra o circuito de processamento de dados RFM69HCW. Sua função é fazer a interface dos dados de/para o modulador/
demodulador
e os pontos de acesso uC (pinos SPI e DIO). Também controla todos os registros de configuração.
O circuito contém vários blocos de controle que são descritos nos parágrafos seguintes.
Tx/Rx DIO0
DIO1
DIO2
AO CONTROLE
DIO3
DEUS4
DIO5
Dados RECONHECIMENTO DE
SINCRONIZAÇÃO Rx .
PACOTE FIFO IPS

MANIPULADOR
(+SR)
Tx NSS
SCK
FUMAÇA
MISSÔ
Caminhos de dados potenciais ( dependente do modo de operação de dados)
Figura 23. Visão conceitual de processamento de dados

RFM69HCW
O RFM69HCW implementa vários modos de operação de dados, cada um com seu próprio caminho de dados através da seção de processamento
de dados. Dependendo do modo de operação de dados selecionado, alguns blocos de controle ficam ativos enquanto outros permanecem desabilitados.
5.1.2. Modos de operação de dados

O RFM69HCW possui dois modos diferentes de operação de dados selecionáveis pelo usuário:
Modo contínuo: cada bit transmitido ou recebido é acessado em tempo real no pino DIO2/DATA. Este modo pode ser
usado se o processamento de sinal externo adequado estiver disponível.
Modo pacote (recomendado): o usuário apenas fornece/recupera bytes de carga útil de/para o FIFO. O pacote é automaticamente
construído com preâmbulo, palavra de sincronização e esquemas de codificação opcionais AES, CRC e DC-free. A operação reversa é executada
na recepção. A sobrecarga de processamento do uC é, portanto, significativamente reduzida em comparação com o modo Contínuo.
Dependendo dos recursos opcionais ativados (CRC, AES, etc), o comprimento máximo da carga útil é limitado ao tamanho FIFO, 255 bytes ou ilimitado.
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Cada um desses modos de operação de dados é descrito completamente nas seções a seguir.

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5.2. Descrição do bloco de controle

5.2.1. Interface SPI
A interface SPI dá acesso ao registro de configuração através de um protocolo síncrono full-duplex correspondente a CPOL = 0 e CPHA = 0 na
nomenclatura Motorola/Freescale. Apenas o lado escravo é implementado.
São fornecidos três modos de acesso aos registradores:
Acesso ÚNICO: um byte de endereço seguido por um byte de dados é enviado para acesso de gravação enquanto um byte de endereço é enviado e
um byte de leitura é recebido para o acesso de leitura. O pino NSS fica em nível baixo no início do quadro e em nível alto após o byte de dados.
Acesso BURST: o byte do endereço é seguido por vários bytes de dados. O endereço é incrementado automaticamente internamente
entre cada byte de dados. Este modo está disponível para acessos de leitura e gravação. O pino NSS fica baixo no início do quadro e
permanece baixo entre cada byte. Ele aumenta somente após a transferência do último byte.
Acesso FIFO: se o byte de endereço corresponder ao endereço do FIFO, então o byte de dados seguinte irá endereçar o
FIFO. O endereço não é incrementado automaticamente, mas é memorizado e não precisa ser enviado entre cada byte de dados. O pino NSS fica
baixo no início do quadro e permanece baixo entre cada byte. Ele aumenta somente após a transferência do último byte.
A figura abaixo mostra um acesso único SPI típico a um registro.
Figura 24. Diagrama de temporização SPI ( acesso único)
MOSI é gerado pelo mestre na borda descendente do SCK e é amostrado pelo escravo (ou seja, esta interface SPI) na borda ascendente do SCK. MISO
é gerado pelo escravo na borda descendente do SCK.
Uma transferência sempre começa quando o pino NSS fica baixo. MISO é de alta impedância quando NSS é alto.
O primeiro byte é o byte do endereço. É feito de:
bit wnr, que é 1 para acesso de gravação e 0 para acesso de leitura
7 bits de endereço, MSB primeiro
O segundo byte é um byte de dados, enviado no MOSI pelo mestre no caso de acesso de gravação, ou recebido pelo mestre no MISO no caso de acesso
de leitura. O byte de dados é transmitido primeiro em MSB.
Os bytes seguintes podem ser enviados em MOSI (para acesso de gravação) ou recebidos em MISO (para acesso de leitura) sem aumentar o NSS e
reenviar o endereço. No modo FIFO, se o endereço for o endereço FIFO então os bytes serão escritos/lidos no endereço FIFO. No modo Burst, se o
endereço não for o endereço FIFO, ele será automaticamente incrementado a cada novo byte recebido.
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O quadro termina quando o NSS aumenta. O próximo quadro deve começar com um byte de endereço. O modo de acesso SINGLE é na verdade um caso especial
do modo FIFO/BURST com apenas 1 byte de dados transferido.
Durante o acesso de escrita, o byte transferido do escravo para o mestre na linha MISO é o valor do registrador escrito antes da operação de escrita.
5.2.2. FIFO
5.2.2.1. Visão geral e registro de deslocamento (SR)
No modo de operação por pacote, tanto os dados a serem transmitidos quanto os recebidos são armazenados em um dispositivo FIFO (First In First Out) configurável.
Ele é acessado através da interface SPI e fornece diversas interrupções para gerenciamento de transferência.
O FIFO tem 1 byte de largura, portanto, executa apenas operações de bytes (paralelas), enquanto o demodulador funciona em série. Um registrador de deslocamento
é, portanto, empregado para fazer a interface entre os dois dispositivos. No modo de transmissão, ele pega bytes do FIFO e os envia serialmente (MSB primeiro) na
taxa de bits programada para o modulador. Da mesma forma, em Rx o registrador de deslocamento obtém dados bit a bit
do demodulador e os grava byte por byte no FIFO. Isso é ilustrado na figura abaixo.
FIFO
byte1
byte0
8
Tx/Rx de dados
SR (8 bits)
1
MSB LSB
Figura 25. FIFO e registrador de deslocamento (SR)
Nota Ao mudar para o modo Sleep, o FIFO só pode ser usado quando o sinalizador ModeReady estiver definido (quase imediato a partir do
todos os modos, exceto de Tx)
5.2.2.2. Tamanho
O tamanho FIFO é fixado em 66 bytes.
5.2.2.3. Fontes e sinalizadores de interrupção

FifoNotEmpty: A fonte de interrupção FifoNotEmpty é baixa quando o byte 0, ou seja, todo o FIFO, está vazio. Caso contrário, é alto.
Observe que ao recuperar dados do FIFO, o FifoNotEmpty é atualizado na borda descendente do NSS, ou seja, quando o FifoNotEmpty é atualizado para o
estado baixo, a operação de leitura atualmente iniciada deve ser concluída. Em outras palavras, o estado FifoNotEmpty deve ser verificado após cada
operação de leitura para uma decisão sobre a próxima (FifoNotEmpty = 1: mais byte(s) para ler; FifoNotEmpty = 0: não há mais byte para ler).
FifoFull: A fonte de interrupção FifoFull está alta quando o último byte FIFO, ou seja, todo o FIFO, está cheio. Caso contrário, é baixo.
FifoOverrunFlag: FifoOverrunFlag é definido quando um novo byte é escrito pelo usuário (nos modos Tx ou Standby) ou pelo SR (modo inRx) enquanto o
FIFO já está cheio. Os dados são perdidos e o sinalizador deve ser apagado escrevendo 1, observe que o FIFO também será apagado.
PacketSent: A fonte de interrupção PacketSent fica alta quando o último bit do SR foi enviado.
FifoLevel: Threshold pode ser programado por FifoThreshold em RegFifoThresh. Seu comportamento é ilustrado na figura abaixo.
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RFM69HCW
Nível Fifo
0 B B+1 # de bytes em FIFO
Figura 26. Comportamento da fonte IRQ FifoLevel
Nota - A interrupção FifoLevel é atualizada somente após uma operação de leitura ou gravação no FIFO. Assim, a interrupção não pode ser
atualizada dinamicamente alterando apenas o parâmetro FifoThreshold
- A interrupção FifoLevel é válida enquanto não ocorrer FifoFull. Um FIFO vazio restaurará sua operação normal
5.2.2.4. Compensação FIFO

A tabela abaixo resume o status do FIFO ao alternar entre diferentes modos
Tabela 20 Status do FIFO ao alternar entre diferentes modos do módulo

De Para Estado FIFO Comentários
Em espera Dormir Não autorizado
Dormir Em espera Não autorizado
Em espera/suspensão Tx Não autorizado Para permitir que o usuário escreva o FIFO em Stdby/Sleep antes de Tx
Em espera/suspensão Rx Desmarcado
Rx Tx Desmarcado
Rx Em espera/suspensão Não autorizado Para permitir que o usuário leia FIFO no modo Stdby/Sleep após Rx
Tx Qualquer Desmarcado
5.2.3. Sincronizar reconhecimento de palavras
5.2.3.1. Visão geral
O reconhecimento de palavras de sincronização (também chamado de reconhecimento de padrão) é ativado configurando SyncOn em RegSyncConfig.
O sincronizador de bits também deve ser ativado em modo contínuo (feito automaticamente em modo Pacote).
O bloco se comporta como um registrador de deslocamento; ele compara continuamente os dados recebidos com sua palavra Sync programada
internamente e define SyncAddressMatch quando uma correspondência é detectada. Isto é ilustrado na Figura 28 abaixo.
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DADOS Rx
BitNx = Bit N-1 = Bit N =
(NRZ)
Valor_sincronizado[x] Valor_sincronizado[1] Valor_sincronizado[0]
DCLK
SyncAddressMatch
Figura 27. Sincronização de reconhecimento de palavras
Durante a comparação dos dados demodulados, o primeiro bit recebido é comparado com o bit 7 (MSB) do RegSyncValue1 e o último bit recebido é comparado
com o bit 0 (LSB) do último byte cujo endereço é determinado pelo comprimento da palavra Sync .
Quando a palavra Sync programada é detectada, o usuário pode assumir que este pacote recebido é para o nó e pode ser processado adequadamente.
SyncAddressMatch é limpo ao sair de Rx ou FIFO é esvaziado.
5.2.3.2. Configuração
Tamanho: O tamanho da palavra de sincronização pode ser definido de 1 a 8 bytes (ou seja, 8 a 64 bits) via SyncSize no RegSyncConfig. No modo
Packet este campo também é usado para geração de palavras Sync no modo Tx.
Tolerância a erros: O número de erros tolerados no reconhecimento da palavra Sync pode ser definido de 0 a 7 bits via SyncTol.
Valor: O valor da palavra Sync é configurado em SyncValue(63:0). No modo Packet este campo também é usado para geração de palavras Sync no
modo Tx.
Nota As opções de SyncValue contendo bytes 0x00 não são permitidas
5.2.4. Manipulador de pacotes
O manipulador de pacotes é o bloco usado no modo Pacote. Sua funcionalidade está totalmente descrita na seção 5.5.
5.2.5. Ao controle
O bloco de controle configura e controla o comportamento completo do módulo de acordo com as configurações programadas nos registros de
configuração.
5.3. Mapeamento de pinos IO digitais

Seis pinos IO de uso geral estão disponíveis no RFM69HCW, e sua configuração no modo Contínuo ou Pacote é controlada através de RegDioMapping1 e
RegDioMapping2.
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RFM69HCW
5.3.1. Mapeamento de pinos DIO em modo contínuo

Tabela 21 Mapeamento DIO, Modo Contínuo
Modo Diox DIO5 DEUS4 DIO3 DIO2 DIO1 DIO0
Mapeamento
Dormir 00 - - - - - -
01 - - - - - -
10 - - Modo automático - - -
11 Modo pronto - - - - Modo pronto
Em espera 00 ClkOut - - - - -
01 - - - - - -
11 Modo pronto - - - - Modo pronto
FS 00 ClkOut - - - - PllLock
01 - - - - - -
11 Modo pronto PllLock - - PllLock Modo pronto
Rx 00 ClkOut Tempo esgotado Rssi Dados DCLK Endereço de sincronização
01 Rssi RxReady RxReady Dados RxReady Tempo esgotado
10 - Modo Automático SyncAddress Dados - Rssi

11 Modo pronto PllLock Tempo esgotado Dados Modo SyncAddress Pronto
Tx 00 ClkOut TxReady TxReady Dados DCLK PllLock
01 ClkOut TxReady TxReady Dados TxReady TxReady
10 - - Modo automático Dados - -
11 Modo pronto PllLock TxReady Dados PllLock Modo pronto
5.3.2. Mapeamento de pinos DIO no modo pacote

Tabela 22 Mapeamento DIO, Modo Pacote
Modo Diox DIO5 DEUS4 DIO3 DIO2 DIO1 DIO0
Mapeamento
Dormir 00 - - FifoFull FifoNotEmpty Nível Fifo -
01 - - - - FifoFull -
10 - - - - FifoNotEmpty
-
11 Modo pronto - - Modo automático - -
Em espera 00 ClkOut - FifoFull FifoNotEmpty Nível Fifo -

01 - - - - FifoFull -
-
11 Modo pronto - - Modo automático - -
FS 00 ClkOut - FifoFull FifoNotEmpty Nível Fifo -
01 - - - - FifoFull -
-
11 Modo pronto PllLock PllLock Modo automático PllLock PllLock
Rx 00 ClkOut Tempo esgotado FifoFull FifoNotEmpty Nível Fifo CrcOk
01 Dados Rssi Rssi Dados FifoFull Carga útil pronta
10 - Endereço de sincronização RxReady
- FifoNotEmpty SyncAddress
11 Modo pronto PllLock PllLock Modo automático Tempo esgotado Rssi
Tx 00 ClkOut Modo pronto FifoFull FifoNotEmpty Nível Fifo Pacote enviado
01 Dados TxReady TxReady Dados FifoFull TxReady
-
11 Modo pronto PllLock PllLock Modo automático PllLock PllLock
Nota Os dados recebidos são mostrados apenas no sinal de dados entre as bordas ascendentes de RxReady e PayloadReady
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RFM69HCW
5.4. Modo Contínuo
5.4.1. Descrição geral

Conforme ilustrado na Figura 29, no modo Contínuo os dados NRZ para (do) o (des)modulador são acessados diretamente pelo uC no pino DIO2/
DATA bidirecional. O FIFO e o manipulador de pacotes ficam, portanto, inativos.
Tx/Rx DIO0
DIO1/DCLK
DIO2/DADOS
AO CONTROLE
DIO3
DEUS4
DIO5
Dados Rx
SINCRONIZAR
RECONH.
IPS
NSS
SCK
FUMAÇA
MISSÔ
Figura 28. Visão conceitual do modo contínuo
5.4.2. Processamento de Tx
No modo Tx, um clock de dados síncrono para um uC externo é fornecido no pino DIO1/DCLK. O tempo do relógio em relação aos dados é ilustrado
na Figura 30. Os DADOS são amostrados internamente na borda ascendente do DCLK para que o uC possa alterar o estado lógico a qualquer
momento fora da zona de configuração/retenção esmaecida.
T_DATA T_DATA
DADOS
(NRZ)
DCLK
Figura 29. Processamento de transmissão em modo contínuo
Observe que o uso de DCLK é necessário quando a modelagem de modulação está habilitada (ver seção 3.3.5).
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RFM69HCW
5.4.3. Processamento Rx
Se o sincronizador de bits estiver desabilitado, a saída bruta do demodulador será disponibilizada diretamente no pino DATA e nenhum sinal DCLK
será fornecido.
Por outro lado, se o sincronizador de bits estiver habilitado, os dados e o relógio limpos síncronos serão disponibilizados respectivamente nos pinos
DIO2/DATA e DIO1/DCLK. Os DADOS são amostrados na borda ascendente do DCLK e atualizados na borda descendente, conforme ilustrado
abaixo.
DADOS (NRZ)
DCLK
Figura 30. Processamento Rx em modo contínuo
Nota no modo Contínuo é sempre recomendado habilitar o sincronizador de bits para limpar o sinal DATA mesmo que o
O sinal DCLK não é usado pelo uC (o sincronizador de bits é habilitado automaticamente no modo Pacote).
5.5. Modo Pacote
5.5.1. Descrição geral

No modo Pacote, os dados NRZ para (do) o (des)modulador não são acessados diretamente pelo uC, mas armazenados no FIFO e acessados
através da interface SPI.
Além disso, o manipulador de pacotes RFM69HCW executa várias tarefas orientadas a pacotes, como geração de palavras de preâmbulo e
sincronização, cálculo/verificação CRC, branqueamento/desbranqueamento de dados, codificação/decodificação Manchester, filtragem de endereços,
criptografia/descriptografia AES, etc. reduz a sobrecarga de uC executando essas tarefas repetitivas dentro do próprio módulo de RF.
Outra característica importante é a capacidade de preencher e esvaziar o FIFO no modo Sleep/Stdby, garantindo ótimo consumo de energia e
adicionando mais flexibilidade ao software.
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RFM69HCW
COMUNICAÇÕES E DETECÇÃO AVANÇADAS FICHA DE DADOS
DIO0
DIO1
DIO2
AO CONTROLE
DIO3
DEUS4
DIO5
Rx de dados
RECONHECIMENTO
DE SINCRONIZAÇÃO.
PACOTE FIFO
IPS
MANIPULADOR
(+SR)
NSS
Tx
SCK
FUMAÇA
MISSÔ
Figura 31. Visão conceitual do modo pacote

Nota O Bit Synchronizer é ativado automaticamente no modo Pacote.
5.5.2. Formato de pacote
5.5.2.1. Formato de pacote de comprimento fixo
O formato de pacote de comprimento fixo é selecionado quando o bit PacketFormat é definido como 0 e PayloadLength é definido como qualquer valor maior que 0.
Em aplicações onde o comprimento do pacote é fixado antecipadamente, este modo de operação pode ser interessante para minimizar a sobrecarga de RF (nenhum campo de byte de
comprimento é necessário). Todos os nós, sejam somente Tx, somente Rx ou Tx/Rx, devem ser programados com o mesmo valor de comprimento de pacote.
O comprimento da carga útil é limitado a 255 bytes se o AES não estiver habilitado, caso contrário a mensagem será limitada a 64 bytes (ou seja, carga útil máxima de 65 bytes se o
byte de endereço estiver habilitado).
O comprimento programado em PayloadLength refere-se apenas à carga útil que inclui a mensagem e o byte de endereço opcional. Neste modo, a carga útil deve conter pelo menos
um byte, ou seja, endereço ou byte de mensagem.
Uma ilustração de um pacote de comprimento fixo é mostrada abaixo. Ele contém os seguintes campos:
Preâmbulo (1010...)
Palavra de sincronização (ID da rede)
Byte de endereço opcional (ID do nó)
Dados da mensagem
Soma de verificação CRC opcional de 2 bytes

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RFM69HCW
Codificação de dados livre de DC
Cálculo da soma de verificação CRC
AES Enc/Dez
Preâmbulo 0
Sincronizar Byte de Mensagem CRC
a 65535 bytes
Word 0 a 8 bytes endereço Até 255 bytes de 2 bytes
Carga útil
(mín. 1 byte)
Campos adicionados pelo manipulador de pacotes em Tx e processados e removidos em Rx
Campos opcionais fornecidos pelo usuário que fazem parte da carga útil
Parte da mensagem da carga útil
Figura 32. Formato de pacote de comprimento fixo
5.5.2.2. Formato de pacote de comprimento variável
O formato de pacote de comprimento variável é selecionado quando o bit PacketFormat é definido como 1.
Este modo é útil em aplicações onde o comprimento do pacote não é conhecido antecipadamente e pode variar com o tempo. É então necessário que o transmissor envie as informações de
comprimento junto com cada pacote para que o receptor opere corretamente.
Neste modo, o comprimento da carga útil, indicado pelo byte de comprimento, é dado pelo primeiro byte do FIFO e é limitado a 255 bytes se o AES não estiver habilitado, caso contrário a
mensagem é limitada a 64 bytes (ou seja, carga útil máxima de 66 bytes se O byte de endereço está habilitado). Observe que o byte de comprimento em si não está incluído em seu cálculo.
Neste modo, a carga útil deve conter pelo menos 2 bytes, ou seja, comprimento + endereço ou byte da mensagem.
Uma ilustração de um pacote de comprimento variável é mostrada abaixo. Ele contém os seguintes campos:
Preâmbulo (1010...)
Palavra de sincronização (ID da rede)
Byte de comprimento
Byte de endereço opcional (ID do nó)
Dados da mensagem
Soma de verificação CRC opcional de 2 bytes
Cálculo da soma de verificação CRC
AES Enc/Dez
Preâmbulo 0
Sincronizar Byte de Endereço Mensagem CRC
a 65535
Word 0 a 8 bytes comprimento byte Até 255 bytes de 2 bytes
bytes
Carga útil
(mínimo 2 bytes)
Figura 33. Formato de pacote de comprimento variável

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RFM69HCW
5.5.2.3. Formato de pacote de comprimento ilimitado
O formato de pacote de comprimento ilimitado é selecionado quando o bit PacketFormat é definido como 0 e PayloadLength é definido como 0.
O usuário pode então transmitir e receber pacotes de comprimento arbitrário e o registro PayloadLength não é usado nos modos Tx/Rx para contar o comprimento dos bytes
transmitidos/recebidos. Este modo é um substituto para o modo buffer legado em transceptores RF63/RF64.
Em Tx os dados são transmitidos dependendo do bit TxStartCondition . No lado Rx, os recursos de processamento de dados, como filtragem de endereço, codificação
Manchester e branqueamento de dados, não estarão disponíveis se o comprimento do padrão de sincronização estiver definido como zero (SyncOn = 0). O preenchimento
do FIFO neste caso pode ser controlado pelo bit FifoFillCondition. A detecção de CRC em Rx também não é suportada neste modo do manipulador de pacotes, porém a
geração de CRC em Tx está operacional. As interrupções como CrcOk e PayloadReady também não estão disponíveis.
Um pacote de comprimento ilimitado mostrado é composto pelos seguintes campos:
Preâmbulo (1010...).
Palavra de sincronização (ID da rede).
Byte de endereço opcional (ID do nó).
Dados da mensagem
Soma de verificação CRC opcional de 2 bytes (somente Tx)
Preâmbulo
Sincronizar palavra Byte de Comprimento
0 a 65535 bytes
0 a 8 bytes endereço ilimitado da mensagem
Carga útil
Figura 34. Formato de pacote de comprimento ilimitado
5.5.3. Processamento Tx (sem AES)

No modo Tx, o manipulador de pacotes constrói o pacote dinamicamente, executando as seguintes operações na carga disponível no FIFO:
Adicione um número programável de bytes de preâmbulo Adicione
uma palavra de sincronização programável

Calculando opcionalmente o CRC sobre o campo de carga útil completo (byte de comprimento opcional + byte de endereço opcional + mensagem) e acrescentando a
soma de verificação de 2 bytes.
Codificação opcional dos dados sem DC (Manchester ou branqueamento)
Apenas a carga útil (incluindo campos opcionais de endereço e comprimento) deve ser fornecida pelo usuário no FIFO.
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RFM69HCW
A transmissão de dados de pacote é iniciada pelo Packet Handler somente se o módulo estiver no modo Tx e a condição de transmissão definida por
TxStartCondition for atendida. Se a condição de transmissão não for atendida, o manipulador de pacotes transmite uma sequência de preâmbulo até que a
condição seja atendida. Isso acontece apenas se o comprimento do preâmbulo /= 0, caso contrário ele transmite zero ou um até que a condição seja
atendida para transmitir os dados do pacote.
A própria condição de transmissão é definida como:
se TxStartCondition = 1, o manipulador de pacotes espera até que o primeiro byte seja escrito no FIFO, então ele começa a enviar o
preâmbulo seguido pela palavra de sincronização e carga útil do
usuário Se TxStartCondition = 0, o manipulador de pacotes espera até que o número de bytes escritos no FIFO seja igual ao número
definido em RegFifoThresh + 1 Se a
condição para transmissão já foi atendida, ou seja, o FIFO foi preenchido em Sleep/Stdby então a transmissão de
o pacote começa imediatamente ao ativar o Tx
5.5.4. Processamento Rx (sem AES)

No modo Rx, o manipulador de pacotes extrai a carga útil do usuário para o FIFO executando as seguintes operações:
Recebendo o preâmbulo e retirando-o
Detectando a palavra Sync e removendo-a
Decodificação opcional de dados sem DC
Opcionalmente, verificando o byte do endereço
Opcionalmente, verificando o CRC e refletindo o resultado no CrcOk.
Somente a carga útil (incluindo campos opcionais de endereço e comprimento) é disponibilizada no FIFO.
Quando o modo Rx está habilitado o demodulador recebe o preâmbulo seguido pela detecção da palavra de sincronização. Se o formato de pacote de
comprimento fixo estiver habilitado, o número de bytes recebidos como carga útil será fornecido pelo parâmetro PayloadLength .
No modo de comprimento variável, o primeiro byte recebido após a palavra de sincronização é interpretado como o comprimento do pacote recebido. O
contador de comprimento interno é inicializado com este comprimento recebido. O registro PayloadLength é definido com um valor maior que o comprimento
máximo esperado do pacote recebido. Se o comprimento recebido for maior que o comprimento máximo armazenado no registrador PayloadLength o pacote
é descartado, caso contrário o pacote completo é recebido.
Se a verificação de endereço estiver habilitada, o segundo byte recebido no caso de comprimento variável e o primeiro byte no caso de comprimento fixo
será o byte de endereço. Se o endereço corresponder ao do campo NodeAddress , a recepção dos dados continuará, caso contrário será interrompida. A
verificação do CRC é realizada se CrcOn = 1 e o resultado estiver disponível em CrcOk indicando que o CRC foi bem-sucedido. Uma interrupção
(PayloadReady) também é gerada em DIO0 assim que o payload estiver disponível no FIFO. A carga útil disponível no FIFO também pode ser lida no modo
Sleep/Standby.
Se o CRC falhar, a interrupção PayloadReady não será gerada e o FIFO será limpo. Esta função pode ser substituída definindo CrcAutoClearOff = 1,
forçando a disponibilidade da interrupção PayloadReady e da carga útil no FIFO mesmo se o CRC falhar.
5.5.5. AES
AES é a cifra de bloco de chave simétrica que fornece recursos criptográficos ao transceptor. O sistema proposto pode funcionar com chaves fixas de 128
bits. A chave fixa é armazenada em um registro de configuração do usuário somente gravação de 16 bytes, que mantém seu valor no modo Sleep.
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RFM69HCW
Conforme mostrado na Figura 33 e Figura 34 acima, a parte da mensagem do pacote pode ser criptografada e descriptografada com a chave de cifra 128 armazenada
nos registradores de configuração.
5.5.5.1. Processamento de Tx
1. O usuário insere os dados a serem transmitidos em FIFO no modo Stdby/Sleep e dá o comando de transmissão.
2. No comando Tx, a máquina de estado do manipulador de pacotes assume o controle e se a criptografia estiver habilitada, a mensagem dentro do FIFO
é lida em blocos de 16 bytes (preenchidos com 0s, se necessário), criptografada e armazenada de volta no FIFO.
Todo esse processamento é feito no modo Tx antes de habilitar a máquina de estado de manipulação de pacotes. Apenas a parte da mensagem do pacote é
criptografada e o preâmbulo, a palavra de sincronização, o byte de comprimento, o byte de endereço e o CRC não são criptografados.
3. Assim que a criptografia for concluída, a máquina de estado de manipulação de pacotes estará habilitada para transmitir os dados.
5.5.5.2. Processamento Rx
1. Os dados recebidos são armazenados no FIFO. O endereço, as interrupções CRC são geradas normalmente porque esses parâmetros não foram
criptografados.
2. Assim que o pacote completo for recebido. Os dados são lidos do FIFO, descriptografados e gravados de volta no FIFO.
A interrupção PayloadReady é emitida quando os dados descriptografados estão prontos no FIFO para leitura através da interface SPI.
A criptografia/descriptografia AES não pode ser usada em tempo real, ou seja, durante a transmissão e recepção de dados. Assim, quando a criptografia/descriptografia
AES está habilitada, o FIFO atua como um buffer simples. Este buffer é preenchido antes de iniciar qualquer transmissão.
Os dados no buffer são então criptografados antes que a transmissão possa começar. No lado de recepção, a descriptografia é iniciada apenas quando o pacote
completo é recebido no buffer.
O processo de criptografia/descriptografia leva aproximadamente 7,0 nós por bloco de 16 bytes. Assim, para um máximo de 4 blocos (ou seja, 64 bytes), podem ser
necessários até 28 nós para completar as operações criptográficas.
O lado de recepção vê o tempo de descriptografia AES como um atraso sequencial antes que a interrupção PayloadReady esteja disponível.
O lado Tx vê o tempo de criptografia AES como um atraso sequencial na inicialização da cadeia Tx, portanto, o tempo de inicialização do Tx aumentará de acordo
com o comprimento dos dados.
No modo de comprimento fixo, a parte da mensagem da carga que pode ser criptografada/descriptografada pode ter 64 bytes. Se a filtragem de endereço
estiver habilitada, o comprimento da carga útil deverá ser de no máximo 65 bytes neste caso.
No modo de comprimento variável, o tamanho máximo da mensagem que pode ser criptografada/descriptografada também é de 64 bytes quando a filtragem de endereço
está desativada; caso contrário, é de 48 bytes. Assim, incluindo o byte de comprimento, o comprimento da carga útil é de no máximo 65 ou 50 bytes (o último quando a
filtragem de endereço está habilitada).
Se a filtragem de endereço for esperada, então AddressFiltering também deverá ser habilitado no lado do transmissor para evitar que o byte de endereço seja
criptografado.
A verificação Crc sendo realizada em dados criptografados, a interrupção CrcOk ocorrerá no "tempo de descriptografia" antes da interrupção PayloadReady .
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RFM69HCW
5.5.6. Lidando com pacotes grandes

Quando o comprimento da carga útil excede o tamanho FIFO (66 bytes), seja em formato de pacote de comprimento fixo, variável ou ilimitado, além de PacketSent
em Tx e PayloadReady ou CrcOk em Rx, as interrupções/sinalizadores FIFO podem ser usadas conforme descrito abaixo:
Para Tx:
O FIFO pode ser pré-preenchido em suspensão/espera, mas deve ser recarregado "on-the-fly" durante o Tx com o restante da carga útil.
1) Preencha previamente o FIFO (primeiro em suspensão/espera ou diretamente no modo Tx) até que FifoThreshold ou FifoFull
seja definido 2) Em Tx, aguarde que FifoThreshold ou FifoNotEmpty sejam apagados (ou seja, FIFO está quase vazio)
3) Escreva bytes no FIFO até que FifoThreshold ou FifoFull seja definido.
4) Continue na etapa 2 até que toda a mensagem tenha sido gravada no FIFO (PacketSent será acionado quando o último bit do pacote for enviado).
Para Rx:
O FIFO deve ser preenchido "on-the-fly" durante o Rx para evitar excesso de FIFO.
1) Comece a ler bytes do FIFO quando FifoNotEmpty ou FifoThreshold for definido.
2) Suspender a leitura do FIFO se FifoNotEmpty for limpo antes que todos os bytes da mensagem tenham sido lidos 3) Continue para a etapa
1 até que PayloadReady ou CrcOk seja acionado 4) Leia todos os bytes
restantes do FIFO no modo Rx ou Sleep/Standby
Nota A criptografia AES não é viável em pacotes grandes, pois todos os bytes de Payload precisam estar no FIFO ao mesmo tempo para
realizar criptografia
5.5.7. Filtragem de Pacotes

O manipulador de pacotes do RFM69HCW oferece vários mecanismos para filtragem de pacotes, garantindo que apenas pacotes úteis sejam disponibilizados
ao uC, reduzindo significativamente o consumo de energia do sistema e a complexidade do software.
5.5.7.1. Sincronizar com base em Word
A filtragem/reconhecimento de palavras de sincronização é usada para identificar o início da carga útil e também para identificação da rede. Conforme descrito
anteriormente, o bloco de reconhecimento de palavras Sync é configurado (tamanho, tolerância a erros, valor) nos registradores RegSyncValue . Esta informação é
usada tanto para anexar a palavra Sync em Tx quanto para filtrar pacotes em Rx.
Cada pacote recebido que não inicia com esta palavra de sincronização configurada localmente é automaticamente descartado e nenhuma interrupção é gerada.
Quando a palavra Sync é detectada, a recepção da carga útil é iniciada automaticamente e SyncAddressMatch é ativado.
Nota Valores de Sync Word contendo 0x00 byte(s) são proibidos
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5.5.7.2. Baseado em endereço
A filtragem de endereços pode ser habilitada através dos bits AddressFiltering . Ele adiciona outro nível de filtragem, acima da palavra de sincronização (ou seja, a
sincronização deve corresponder primeiro), normalmente útil em redes de vários nós onde um ID de rede é compartilhado entre todos os nós (palavra de sincronização)
e cada nó tem seu próprio ID (endereço).
Duas opções de filtragem com base em endereço estão disponíveis:

AddressFiltering = 01: O campo de endereço recebido é comparado com o registro interno NodeAddress. Se corresponderem, o pacote será aceito e
processado; caso contrário, será descartado.
AddressFiltering = 10: O campo de endereço recebido é comparado com os registros internos NodeAddress e BroadcastAddress. Se algum deles corresponder,
o pacote recebido é aceito e processado, caso contrário é descartado.
Esta verificação adicional com uma constante é útil para implementar transmissão em redes multi-nós
Observe que o byte de endereço recebido, como parte da carga útil, não é retirado do pacote e é disponibilizado no FIFO. Além disso, NodeAddress e AddressFiltering
aplicam-se apenas a Rx. No lado Tx, se a filtragem de endereço for esperada, o byte de endereço deverá simplesmente ser colocado no FIFO como qualquer outro byte
da carga útil.
Como a filtragem de endereço requer uma correspondência de palavra Sync, ambos os recursos compartilham o mesmo sinalizador de interrupção SyncAddressMatch.
5.5.7.3. Baseado em comprimento
No modo Pacote de comprimento variável, PayloadLength deve ser programado com o comprimento máximo de carga útil permitido. Se o comprimento do byte recebido
for menor que esse máximo, o pacote será aceito e processado, caso contrário, será descartado.
Observe que o byte de comprimento recebido, como parte da carga útil, não é retirado do pacote e é disponibilizado no FIFO.
Para desabilitar esta função o usuário deve definir o valor de PayloadLength como 255.
5.5.7.4. Baseado em CRC
A verificação CRC é habilitada definindo o bit CrcOn em RegPacketConfig1. É usado para verificar a integridade da mensagem.
No lado Tx, uma soma de verificação CRC de dois bytes é calculada na parte da carga útil do pacote e anexada ao final da mensagem. No lado Rx, a soma de
verificação é
calculada na carga recebida e comparada com os dois bytes de soma de verificação recebidos. é armazenado no bit CrcOk.
Por padrão, se a verificação CRC falhar, o FIFO será automaticamente limpo e nenhuma interrupção será gerada. Esta função de filtragem pode ser desabilitada via bit
CrcAutoClearOff e neste caso, mesmo se o CRC falhar, o FIFO não é limpo e apenas a interrupção PayloadReady fica alta. Observe que em ambos os casos, os dois
bytes de soma de verificação CRC são removidos pelo manipulador de pacotes e apenas a carga útil é disponibilizada no FIFO.
O CRC é baseado no polinômio CCITT conforme mostrado abaixo. Esta implementação também detecta erros devido a zeros à esquerda e à direita.
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entrada de dados Polinômio CRC =X16 + X12 + X5 + 1
X15 X14 X13 X12 X11 *** X5 X4 *** X0
Figura 35. Implementação CRC
5.5.8. Mecanismos de dados sem DC

A carga útil a ser transmitida pode conter longas sequências de 1 e 0, o que introduz uma polarização DC no sinal transmitido. O sinal de rádio
assim produzido tem uma distribuição de potência não uniforme ao longo da largura de banda ocupada do canal. Também introduz dependências
de dados na operação normal do demodulador. Portanto, é útil se os dados transmitidos forem aleatórios e livres de DC.
Para tanto, duas técnicas são disponibilizadas no manipulador de pacotes: codificação Manchester e branqueamento de dados.
Nota Somente um dos dois métodos deve ser habilitado por vez.
5.5.8.1. Codificação Manchester

A codificação/decodificação Manchester é habilitada se DcFree = 01 e só pode ser usada no modo Pacote.
Os dados NRZ são convertidos para o código Manchester codificando '1' como "10" e '0' como "01".
Neste caso, a taxa máxima de chip é a taxa de bits máxima fornecida na seção de especificações e a taxa de bits real é metade
a taxa de chips.
A codificação e decodificação Manchester são aplicadas apenas à carga útil e à soma de verificação CRC, enquanto o preâmbulo e a palavra de
sincronização são mantidos NRZ. No entanto, a taxa de chip do preâmbulo ao CRC é a mesma e definida por BitRate em RegBitRate (Chip Rate =
Bit Rate NRZ = 2 x Bit Rate Manchester).
A codificação/decodificação Manchester torna-se assim transparente para o usuário, que ainda fornece/recupera dados NRZ de/para o
FIFO
1/BR ...Sincronizar
1/BR Carga útil...
Chips RF @ BR ... 1 1 101 001 0 0 1 011 0 1 0...
Usuário/NRZ
1 1 10100 1 0 0 1 0 1 1 0 1 0...
t
bits Manchester OFF ...
Bits de usuário/NRZ
1 1 10100 1 0 0 1 1 ...
Manchester ON...
Figura 36. Codificação/ Decodificação Manchester
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5.5.8.2. Branqueamento de dados
Outra técnica chamada branqueamento ou embaralhamento é amplamente utilizada para randomizar os dados do usuário antes da transmissão por rádio.
Os dados são branqueados usando uma sequência aleatória no lado Tx e desbranqueados no lado Rx usando a mesma sequência.
Comparando com a técnica Manchester, tem a vantagem de manter a taxa de dados NRZ, ou seja, a taxa de bits real não é reduzida à metade.
O processo de branqueamento/desbranqueamento é habilitado se DcFree = 10. Um LFSR de 9 bits é usado para gerar uma sequência aleatória. A carga útil e a soma de
verificação CRC de 2 bytes são então submetidas a um XOR com esta sequência aleatória, conforme mostrado abaixo. Os dados são desbranqueados no lado do receptor por
meio de XOR com a mesma sequência aleatória.
O branqueamento/desbranqueamento da carga útil torna-se assim transparente para o usuário, que ainda fornece/recupera dados NRZ de/para o FIFO.
LFS R Poli nom ia l =X9 + X5 + 1
X8 X7 X6 X5 X4 X3 x2 X1 X0
Dados branqueados _ _
Trans m it da ta
Figura 37. Branqueamento de dados
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6. Registros de configuração e status

6.1. Descrição geral
Tabela 23 Resumo dos Registros
Padrão
Reiniciar
Endereço Registrar Nome Descrição
(construídas em)
(recomendado)
0x00 RegFifo 0x00 Acesso de leitura/gravação FIFO
0x01 Modo RegOp 0x04 Modos de operação do transceptor
0x02 Módulo RegData 0x00 Modo de operação de dados e configurações de modulação
0x03 RegBitrateMsb 0x1A Configuração de taxa de bits, bits mais significativos
0x04 RegBitrateLsb 0x0B Configuração de taxa de bits, bits menos significativos
0x05 RegFdevMsb 0x00 Configuração de desvio de frequência, bits mais significativos
0x06 RegFdevLsb 0x52 Configuração de desvio de frequência, bits menos significativos
0x07 RegFrfMsb 0xE4 Frequência da portadora de RF, bits mais significativos
0x08 RegFrfMid 0xC0 Frequência da portadora de RF, bits intermediários
0x09 RegFrfLsb 0x00 Frequência da portadora de RF, bits menos significativos
0x0A RegOsc1 0x41 Configurações dos osciladores RC
0x0B RegAfcCtrl 0x00 Controle AFC em situações de baixo índice de modulação
0x0C Reservado0C 0x02 -
0x0D RegListen1 0x92 Configurações do modo de escuta
0x0E RegListen2 0xF5 Duração ociosa do modo de escuta
0x0F RegListen3 0x20 Duração Rx do modo de escuta
0x10 Versão Reg. 0x24
0x11 Nível RegPa 0x9F Seleção de PA e controle de potência de saída
0x12 Rampa RegPa 0x09 Controle do tempo de rampa PA no modo FSK
0x13 RegOcp 0x1A Controle de proteção contra sobrecarga de corrente
0x14 Reservado14 0x40 -
0x15 Reservado15 0xB0 -
0x16 Reservado16 0x7B -
0x17 Reservado17 0x9B -
0x18 Regulamentos 0x08 0x88 Configurações de LNA
0x19 RegRxBw 0x86 0x55 Controle BW do filtro de canal
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Padrão
Reiniciar
(construídas em)
(recomendado)
0x1A RegAfcBw 0x8A 0x8B Controle BW do filtro de canal durante a rotina AFC
0x1B RegOokPeak 0x40 Seleção e controle do demodulador OOK no modo de pico
0x1C Média RegOok 0x80 Controle de limite médio do demodulador OOK
0x1D RegOokFix 0x06 Controle de limite fixo do demodulador OOK
0x1E RegAfcFei 0x10 Controle e status da AFC e FEI
0x1F RegAfcMsb 0x00 MSB da correção de frequência do AFC
0x20 RegAfcLsb 0x00 LSB da correção de frequência do AFC
0x21 RegFeiMsb 0x00 MSB do erro de frequência calculado
0x22 RegFeiLsb 0x00 LSB do erro de frequência calculado
0x23 RegRssiConfig 0x02 Configurações relacionadas ao RSSI
0x24 RegRssiValor 0xFF Valor RSSI em dBm
0x25 RegDioMapping1 0x00 Mapeamento dos pinos DIO0 a DIO3
0x26 RegDioMapping2 0x05 0x07 Mapeamento dos pinos DIO4 e DIO5, frequência ClkOut
0x27 RegIrqFlags1 0x80 Registro de status: estado de bloqueio PLL, tempo limite, RSSI > limite...
0x28 RegIrqFlags2 0x00 Registro de status: sinalizadores de manipulação FIFO...
0x29 RegRssiThresh 0xFF 0xE4 Controle de limite RSSI
0x2A RegRxTimeout1 0x00 Duração do tempo limite entre a solicitação Rx e a detecção de RSSI
0x2B RegRxTimeout2 0x00 Duração do tempo limite entre a detecção de RSSI e PayloadReady
0x2C RegPreâmbuloMsb 0x00 Comprimento do preâmbulo, MSB
0x2D RegPreâmbuloLsb 0x03 Comprimento do preâmbulo, LSB
0x2E RegSyncConfig 0x98 Controle de sincronização de reconhecimento de palavras
0x2F-0x36 RegSyncValue1-8 0x00 0x01 Sincronizar bytes do Word, 1 a 8
0x37 RegPacketConfig1 0x10 Configurações do modo de pacote
0x38 RegPayloadLength 0x40 Configuração de comprimento de carga útil
0x39 RegNodeAdrs 0x00 Endereço do nó
0x3A RegBroadcastAdrs 0x00 Endereço de transmissão
0x3B RegAutoModes 0x00 Configurações de modos automáticos
0x3C RegFifoThresh 0x0F 0x8F Limite Fifo, condição de início de Tx
0x3D RegPacketConfig2 0x02 Configurações do modo de pacote
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Padrão
Reiniciar
(construídas em)
(recomendado)
0x3E-0x4D RegAesKey1-16 0x00 16 bytes da chave cifrada
0x4E RegTemp1 0x01 Controle do sensor de temperatura
0x4F RegTemp2 0x00 Leitura de temperatura
0x58 RegTestLna 0x1B Aumento de sensibilidade
0x5A RegTestPa1 0x55 Configurações de PA de alta potência
0x5C RegTestPa2 0x70 Configurações de PA de alta potência
0x6F RegTestDagc 0x00 0x30 Melhoria da margem de desvanecimento
0x71 RegTestAfc 0x00 Deslocamento AFC para baixo índice de modulação AFC
0x50 + -
RegTest Registros de teste internos
Nota - Os valores de redefinição são atualizados automaticamente no chip no Power On Reset
- Os valores padrão são valores de registro recomendados, otimizando a operação do dispositivo

*
- Registros para os quais o valor Padrão difere do valor Redefinido são indicados por um nas tabelas da seção 6
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6.2. Registros de configuração comuns
Tabela 24 Registros de configuração comuns

Nome Padrão
Nome da variável de bits Modo Descrição
(Endereço) Valor
7-0 Fifo rw 0x00 Entrada/saída de dados FIFO
RegFifo
(0x00)
7 Sequenciador desligado rw 0 Controla o sequenciador automático (consulte a seção 4.2): 0 ÿ
Modo RegOp
(0x01) Modo de operação selecionado com bits de modo em
RegOpMode é alcançado automaticamente com o sequenciador
1 ÿ Modo é forçado pelo usuário
6 Ouvir rw 0 Ativa o modo de escuta, deve ser ativado no modo de espera: 0
ÿ Desligado
(consulte a seção 4.3)
1 ÿ Ligado
5 OuvirAbortar Em 0 Aborta o modo Listen quando definido junto com ListenOn=0 Consulte
a seção 4.3.4 para obter detalhes
Sempre lê 0.
Modo 4-2 rw 001 Modos de operação do transceptor: 000 ÿ
Modo Sleep (SLEEP)
001 ÿ Modo de espera (STDBY)
010 ÿ Modo Sintetizador de Frequência (FS)
011 ÿ Modo transmissor (TX)
100 ÿ Modo receptor (RX)
outros ÿ reservados; Lê o valor correspondente ao modo atual do
módulo
1-0 - R 00 não utilizado
7 - R 0 não utilizado
RegDataModul
(0x02) 6-5 Modo Dados rw 00 Modo de processamento de dados:
00 ÿ Modo pacote
01 ÿ reservado
10 ÿ Modo contínuo com sincronizador de bits
11 ÿ Modo contínuo sem sincronizador de bits
4-3 Tipo de Modulação rw 00 Esquema de modulação:
00 ÿ FSK
01 ÿ TAMBÉM
10 - 11 ÿ reservado
1-0 Modelagem de Modulação rw 00 Modelagem de dados:

em FSK:
00 ÿ sem modelagem
01 ÿ Filtro gaussiano, BT = 1,0
TAMBÉM:
00 ÿ sem modelagem
01 ÿ filtragem com fcutoff = BR
10 ÿ filtragem com fcutoff = 2*BR
11 ÿ reservado
Taxa de bits 7-0 (15:8) rw 0x1a MSB de taxa de bits (taxa de chip quando a codificação Manchester é
RegBitrateMsb
(0x03) habilitado)
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RFM69HCW
Taxa de bits 7-0 (7:0) rw 0x0b LSB de taxa de bits (taxa de chip se a codificação Manchester estiver
RegBitrateLsb
(0x04) habilitada)
--------F ----X ----O-----S --- C----------
Taxa de bits =
Taxa de bits (15,0)
Valor padrão: 4,8 kb/s

RegFdevMsb
(0x05) 5-0 Fdev(13:8) rw 000000 MSB do desvio de frequência
7-0 Fdev(7:0) rw 0x52 LSB do desvio de frequência
RegFdevLsb
(0x06) Fdev = Fstep ÿ Fdev(15,0)
Valor padrão: 5 kHz
7-0 franco(23:16) rw 0xe4 MSB da frequência portadora de RF

RegFrfMsb
(0x07)
7-0 franco(15:8) rw 0xc0 Byte intermediário da frequência portadora de RF
RegFrfMid
(0x08)
7-0 (7:0) rw 0x00 LSB da frequência portadora de RF
RegFrfLsb
(0x09) Frf = Fpasso ÿ Frfÿ 23;0 ÿ
Valor padrão: Frf = 915 MHz (32 MHz XO)

7 RcCalStart Em 0 Aciona a calibração do oscilador RC quando definido.
RegOsc1
(0x0A) Sempre lê 0. A calibração RC deve ser acionada no modo Standby.
6 RcCalDone R 1 0 ÿ Calibração RC em andamento 1 ÿ A

calibração RC terminou
RegAfcCtrl
(0x0B) 5AfcLowBetaOn rw 0 Rotina AFC aprimorada para sinais com índice de modulação
inferior a 2. Consulte a seção 3.4.16 para obter detalhes
0 ÿ Rotina AFC padrão
1 ÿ Rotina AFC melhorada
Reservado0C 7-0 - R 0x02 não utilizado
(0x0C)
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RFM69HCW
7-6 ListenResolIdle rw 10 Resolução do modo de escuta Tempo ocioso (RC osc calibrado):
RegListen1
(0x0D) 00 ÿ reservado
01 ÿ 64 nós
10 ÿ 4,1ms
11 ÿ 262ms
5-4 ListenResolRx rw 01 Resolução do tempo Rx do modo Listen (RC osc calibrado): 00 ÿ
reservado
01 ÿ 64 nós
10 ÿ 4,1ms
11 ÿ 262ms
3 Critérios de escuta rw 0 Critérios para aceitação de pacotes no modo Listen: 0 ÿ a
intensidade do sinal está acima de RssiThreshold
1 ÿ a intensidade do sinal está acima de RssiThreshold e
SyncAddress matched Ação
2-1 OuvirFim rw 01 tomada após aceitação de um pacote no modo Listen: 00 ÿ chip
permanece no modo Rx. O modo de escuta para e deve
ser desabilitado (ver seção 4.3). 01 ÿ
o chip permanece no modo Rx até PayloadReady ou
Ocorre interrupção de tempo limite . Em seguida, vai para o modo definido
por Mode. O modo de escuta é interrompido e deve ser desativado
(consulte a
seção 4.3). 10 ÿ o chip permanece no modo Rx até que ocorra a
interrupção PayloadReady ou Timeout . O modo de escuta então é
retomado no estado inativo. O conteúdo FIFO é perdido na
próxima ativação do Rx. 11 ÿ Reservado
0- R 0 não utilizado
7-0 ListenCoefIdle rw 0xf5 Duração da fase Idle no modo Listen.

RegListen2
(0x0E) tListenIdle = ListenCoefIdleÿ ListenResolIdle
7-0 OuvirCoefRx rw 0x20 Duração da fase Rx no modo Listen (tempo de inicialização

RegListen3
incluído, consulte a seção
(0x0F)
4.2.3) tListenRx = ListenCoefRxÿ ListenResolRx
Versão Reg Código da versão do chip. Os bits 7 a 4 fornecem o número de revisão

Versão 7-0 R 0x24
(0x10) completo; os bits 3-0 fornecem o número de revisão da máscara metálica.
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RFM69HCW
6.3. Registros do Transmissor
Tabela 25 Registros do Transmissor

Nome Padrão
(Endereço) Valor
7 Pa0On * rw 1 Habilita PA0, conectado a RFIO e LNA
Nível RegPa
(0x11) 6 Pa1On* rw 0 Habilita PA1, no pino PA_BOOST
5Pa2Ligado* rw 0 Habilita PA2, no pino PA_BOOST
4-0 Potência de Saída rw 11111 Configuração de potência de saída, com passos de
1 dB Pout = -18 + OutputPower [dBm], com PA0 Pout
= -18 + OutputPower [dBm], com PA1** Pout = -14+
OutputPower [dBm], com PA1 e PA2* * Pout = -11 + OutputPower
[dBm], com PA1 e PA2, e configurações de PA de alta potência (consulte
a seção 3.3.7)**
Rampa RegPa
(0x12) 3-0 PaRamp rw 1001 Tempo de subida/descida de subida/descida em FSK
0000 ÿ 3,4 ms
0001 ÿ 2ms
0010 ÿ 1ms
0011 ÿ 500 nós
0100 ÿ 250 nós
0101 ÿ 125 nós
0110 ÿ 100 nós
0111 ÿ 62 nós
1000 ÿ 50 nós
1001 ÿ 40 nós
1010 ÿ 31 nós
1011 ÿ 25 nós
1100 ÿ 20 nós
1101 ÿ 15 nós
1110 ÿ 12 nós
1111 ÿ 10 nós
7-5 - R 000 não utilizados
RegOcp
(0x13) 4OcpOn rw 1 Habilita proteção contra sobrecarga de corrente (OCP) para o PA: 0
ÿ OCP desabilitado
1 ÿ OCP habilitado
3-0 OcpTrim rw 1010 Corte da corrente OCP:
Imáx = 45 + 5 ÿ OcpTrimÿ mA ÿ
OCP de 95 mA por padrão
Nota *A tabela verdade do amplificador de potência está disponível na Tabela 10
** Apenas os 16 valores superiores de OutputPower estão acessíveis
Página 66

RFM69HCW
6.4. Registros de receptor

Tabela 26 Registros do Receptor
Nome Padrão
(Endereço) Valor
Reservado14 7-0 - R 0x40 não utilizado
(0x14)
Reservado15 7-0 - R 0xB0 não utilizado
(0x15)
Reservado16 7-0 - R 0x7B não utilizado
(0x16)
Reservado17 7-0 - R 0x9B não utilizado
(0x17)
7LnaZin rw 1 Impedância de entrada do
Regras *
(0x18) LNA 0 ÿ 50 ohms
1 ÿ 200 ohms
5-3 LnaGanhoCorrente R 001 Ganho atual do LNA, definido manualmente ou pelo AGC
2-0 LnaGainSelect rw 000 Configuração de ganho
LNA: 000 ÿ ganho definido pelo loop AGC interno
001 ÿ G1 = maior ganho
010 ÿ G2 = maior ganho – 6 dB
111 ÿ reservado
7-5 Freq Dcc rw 010 Frequência de corte do cancelador de deslocamento DC (DCC):

RegRxBw *
(0x19) ----- -----------------
~4% do RxBw por padrão

4-3 RxBwMant rw 10 Controle de largura de banda do filtro de canal:
*
00 ÿ RxBwMant = 16 10 ÿ RxBwMant = 24
01 ÿ RxBwMant = 20 11 ÿ reservado
2-0 RxBwExp rw 101 Controle de largura de banda do filtro de canal:

*
Modo FSK:
------------------------F ----X ----O----S ----C----- --------------------

RxBw =
RxBwExp + 2
RxBwMant ÿ2
TAMBÉM Moda:
------------------------F ----X ----O----S ----C----- --------------------

RxBw =
RxBwExp + 3
RxBwMant ÿ2
Consulte a Tabela 14 para valores tabulados
7-5 DccFreqAfc rw 100 Parâmetro DccFreq usado durante o AFC

RegAfcBw
(0x1A) 4-3 RxBwMantAfc rw 01 Parâmetro RxBwMant usado durante o AFC
*
2-0 RxBwExpAfc rw 011 Parâmetro RxBwExp usado durante o AFC
Página 67

RFM69HCW
7-6 OokThreshType rw 01 Seleciona o tipo de limite no fatiador de dados OOK: 00 ÿ fixo

RegOokPeak
(0x1B) 10 ÿ média
01 ÿ pico 11 ÿ reservado
5-3 OokPeakTheshStep rw 000 Tamanho de cada decréscimo do limite RSSI no OOK
demodulador:
000 ÿ 0,5 dB 010 001 ÿ 1,0dB
ÿ 1,5 dB 100 ÿ 011 ÿ 2,0dB
3,0 dB 110 ÿ 5,0 101 ÿ 4,0dB
dB 111 ÿ 6,0dB
2-0 OokPeakThreshDec rw 000 Período de redução do limite RSSI no OOK
demodulador:
000 ÿ uma vez por chip 001 ÿ uma vez a cada 2 chips
010 ÿ uma vez a cada 4 fichas 011 ÿ uma vez a cada 8 fichas
100 ÿ duas vezes em cada ficha 101 ÿ 4 vezes em cada ficha
110 ÿ 8 vezes em cada ficha 111 ÿ 16 vezes em cada ficha
7-6 OokAverageThreshFilt rw 10 Coeficientes de filtro no modo médio do demodulador OOK:
Média RegOok
(0x1C)
00 ÿ f C ÿ taxa de chip / 32,ÿ 01 ÿ f C ÿ taxa de chip / 8,ÿ
10 ÿ f C ÿ taxa de chip / 4,ÿ 11 ÿfC ÿ taxa de chip / 2,ÿ

7-0 OokFixedThresh rw 0110 Valor limite fixo (em dB) no demodulador OOK.
RegOokFix
(0x1D) (6dB) Usado quando OokThresType = 00
RegAfcFei
(0x1E) 6Fei Feito R 0 0 ÿ FEI em andamento 1 ÿ FEI
finalizado
5 FeiStart Em 0 Aciona uma medição FEI quando definida. Sempre lê 0.
4AfcConcluído R 1 0 ÿ AFC está em andamento 1 ÿ
AFC terminou
3 AfcAutoclearOn rw 0 Válido apenas se AfcAutoOn estiver
definido como 0 ÿ O registro AFC não é limpo antes de uma nova fase AFC
1 ÿ O registro AFC é limpo antes de uma nova fase AFC
2 AfcAutoOn rw 0 0 ÿ AFC é executado cada vez que AfcStart é definido
1 ÿ AFC é executado cada vez que o modo Rx é inserido
1 AfcLimpar Em 0 Limpa o AfcValue se definido no modo Rx. Sempre lê 0
0 AfcStart Em 0 Aciona um AFC quando definido. Sempre lê 0.
RegAfcMsb 7-0 Valor Afc(15:8) R 0x00 MSB do AfcValue, formato complemento de 2

(0x1F)
RegAfcLsb 7-0 AfcValor(7:0) R 0x00 LSB do AfcValue, formato complemento de 2

(0x20) Correção de frequência = AfcValue x Fstep
RegFeiMsb 7-0 FeiValor(15:8) R - MSB do deslocamento de frequência medido, complemento de 2

(0x21)
RegFeiLsb 7-0 FeiValor(7:0) R - LSB do deslocamento de frequência medido, complemento de 2

(0x22) Erro de frequência = FeiValue x Fstep
RegRssiConfig
(0x23) 1 RssiConcluído R 1 0 ÿ RSSI em andamento 1 ÿ
Amostragem RSSI concluída, resultado disponível
0 RssiIniciar Em 0 Acione uma medição RSSI quando definida. Sempre lê 0.
7-0 RssiValor R 0xFF Valor absoluto do RSSI em dBm, passos de 0,5dB.
RegRssiValue
(0x24) RSSI = -RssiValor/ 2 [dBm]
Página 68

RFM69HCW
6.5. Registros de IRQ e mapeamento de pinos

Tabela 27 Registros de IRQ e mapeamento de pinos
Nome Padrão
(Endereço) Valor
7-6 Dio0Mapeamento rw 00
RegDioMapping1
(0x25) 5-4 Mapeamento Dio1 rw 00 Mapeamento dos pinos DIO0 a DIO5
3-2 Mapeamento Dio2 rw 00

Consulte a Tabela 21 para mapeamento no modo Contínuo
1-0 Dio3Mapping rw 00
Consulte a Tabela 22 para mapeamento no modo Pacote
7-6 Dio4Mapping rw 00
RegDioMapping2
(0x26) 5-4 Dio5Mapeamento 3 - rw 00
R 0 não utilizado
2-0 ClkOut rw 111 Seleciona a frequência CLKOUT:

*
000 ÿ FXOSC
001 ÿ FXOSC/2
010 ÿ FXOSC/4
011 ÿ FXOSC/8
100 ÿ FXOSC/16
101 ÿ FXOSC/32
110 ÿ RC (ativado automaticamente)
111 ÿ DESLIGADO
7 Modo Pronto R 1 Definido quando o modo de operação solicitado em Modo estiver pronto
RegIrqFlags1
(0x27) - Sono: entrando no modo de suspensão
- Espera: XO está em execução
- FS: PLL está bloqueado
- Rx: A amostragem RSSI é
iniciada - Tx: Aceleração do PA
concluída Limpado ao alterar o modo de operação.
6RxPronto R 0 Definido no modo Rx, após RSSI, AGC e AFC.
Liberado ao sair do Rx.
5TxReady R 0 Definido no modo Tx, após a aceleração do PA.
Liberado ao sair do Tx.
4PllLock R 0 Define (em FS, Rx ou Tx) quando o PLL está bloqueado.
Desmarcado quando não está.
3 Rssi rwc 0 Definido em Rx quando o RssiValue excede RssiThreshold.

Liberado ao sair do Rx.
2 Tempo limite R 0 Definido quando ocorre um tempo limite (consulte TimeoutRxStart e
TimeoutRssiThresh)
Apagado ao sair Rx ou FIFO é esvaziado.
1 Modo Automático R 0 Definido ao entrar no modo Intermediário.
Limpo ao sair do modo Intermediário.
Observe que no modo Sleep um pequeno atraso pode ser observado
entre a interrupção do AutoMode e a condição de entrada/
saída correspondente.
0 SyncAddressMatch r/rwc 0 Defina quando Sincronização e Endereço (se habilitado) são detectados.
Apagado ao sair Rx ou FIFO é esvaziado.
Este bit é somente leitura no modo Pacote, rwc no modo Contínuo
Página 69

RFM69HCW
7FifoFull R 0 Definido quando o FIFO está cheio (ou seja, contém 66 bytes), caso
RegIrqFlags2
contrário é limpo.
(0x28)
6FifoNotEmpty R 0 Definido quando FIFO contém pelo menos um byte, caso contrário é limpo
5FifoNível R 0 Definido quando o número de bytes no FIFO excede estritamente
FifoThreshold, caso contrário, limpo.
4FifoOverrun rwc 0 Definido quando ocorre excesso de FIFO. (exceto no modo Sleep)
Flag(s) e FIFO são apagados quando este bit é energizado. O FIFO
fica então imediatamente disponível para a próxima transmissão/
recepção.
3 pacotes enviados R 0 Definido em Tx quando o pacote completo for enviado.
Limpo ao sair do Tx.
2 Carga útil pronta R 0 Definido em Rx quando a carga estiver pronta (ou seja, último
byte recebido e CRC, se habilitado e CrcAutoClearOff estiver
desmarcado, está OK). Limpado quando o FIFO está vazio.
1CrcOk R 0 Definido em Rx quando o CRC da carga estiver OK. Limpado quando
o FIFO está vazio.
0- R 0 não utilizado
7-0 RssiLimite rw 0xE4 Nível de disparo RSSI para interrupção Rssi :

RegRssiThresh *
(0x29) - Limite Rssi / 2 [dBm]
7-0 Tempo limiteRxStart rw 0x00 Interrupção de tempo limite é gerada TimeoutRxStart*16*Tbit
RegRxTimeout1
(0x2A) depois de mudar para o modo Rx se a interrupção Rssi não ocorrer
(ou seja, RssiValue > RssiThreshold)
0x00: TimeoutRxStart está desabilitado
7-0 Tempo limiteRssiThresh rw 0x00 Interrupção de tempo limite é gerada TimeoutRssiThresh*16*Tbit
RegRxTimeout2
(0x2B) após a interrupção Rssi se a interrupção PayloadReady não
ocorrer.
0x00: TimeoutRssiThresh está desabilitado
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RFM69HCW
6.6. Registros de mecanismo de pacotes

Tabela 28 Registros do Packet Engine
Nome Padrão
(Endereço) Valor
7-0 PreâmbuloTamanho(15:8) rw 0x00 Tamanho do preâmbulo a ser enviado (de TxStartCondition

RegPreambleMsb (0x2c)
realizada). (byte MSB)
7-0 PreâmbuloTamanho(7:0) rw 0x03 Tamanho do preâmbulo a ser enviado (de TxStartCondition

RegPreâmbuloLsb
(0x2d) realizada). (byte LSB)
7 Sincronizar rw 1 Ativa a geração e detecção de palavras de sincronização: 0 ÿ

RegSyncConfig
Desligado
(0x2e)
1 ÿ Ligado
6 FifoFillCondição rw 0 Condição de preenchimento
FIFO: 0 ÿ se ocorrer interrupção de SyncAddress
1 ÿ desde que FifoFillCondition esteja definido
5-3 Tamanho de Sincronização rw 011 Tamanho da palavra Sync:
(SyncSize + 1) bytes
2-0 Sincronização rw 000 Número de erros de bits tolerados na palavra Sync
7-0 Valor de sincronização (63:56) rw 0x01
RegSyncValue1
* 1º byte da palavra de sincronização. (byte MSB)
(0x2f) Usado se SyncOn estiver definido.

RegSyncValue2 2º byte da palavra Sync
*
(0x30) Usado se SyncOn estiver definido e (SyncSize +1) >= 2.

RegSyncValue3 3º byte da palavra de sincronização.
*

*

*
7-0 Valor de sincronização(23:16) rw 0x01

*

*

*
(0x36) Usado se SyncOn estiver definido e (SyncSize +1) = 8.
Página 71

RFM69HCW
7 Formato de pacote rw 0 Define o formato do pacote utilizado: 0 ÿ

RegPacketConfig1
(0x37) Comprimento fixo
1 ÿ Comprimento variável
6-5 CC Livre rw 00 Define a codificação/decodificação sem DC realizada: 00 ÿ Nenhum
(Desligado)
01 ÿ Manchester
10 ÿ Clareamento
11 ÿ reservado
4 CrcOn rw 1 Habilita cálculo/verificação de CRC (Tx/Rx): 0 ÿ
Desligado
1 ÿ Ligado
3CrcAutoClearOff rw 0 Define o comportamento do manipulador de pacotes quando a
verificação
CRC falha: 0 ÿ Limpa o FIFO e reinicia a recepção de novos pacotes. Não
Interrupção PayloadReady emitida. 1 ÿ
Não limpe o FIFO. Interrupção PayloadReady emitida.
2-1 Filtragem de Endereço rw 00 Define a filtragem baseada em endereço em Rx: 00 ÿ
Nenhum (Desligado)
01 ÿ O campo Endereço deve corresponder ao NodeAddress
10 ÿ O campo Endereço deve corresponder a NodeAddress ou
Endereço de transmissão
11 ÿ reservado
0- rw 0 não utilizado
7-0 Comprimento da carga útil rw 0x40 Se PacketFormat = 0 (fixo), comprimento da carga útil.
RegPayloadLength (0x38)
Se PacketFormat = 1 (variável), comprimento máximo em Rx, não usado
em Tx.
7-0 Endereço do Nó rw 0x00 Endereço do nó usado na filtragem de endereços.
RegNodeAdrs
(0x39)
7-0 Endereço de transmissão rw 0x00 Endereço de broadcast usado na filtragem de endereços.
RegBroadcastAdrs (0x3A)
7-5 InsiraCondição rw 000 Condição de interrupção para entrar no modo intermediário: 000 ÿ Nenhum
RegAutoModes
(0x3B) (AutoModes Off)
001 ÿ Borda ascendente de FifoNotEmpty
010 ÿ Borda de subida do FifoLevel
011 ÿ Borda ascendente do CrcOk
100 ÿ Borda ascendente do PayloadReady
101 ÿ Borda ascendente do SyncAddress
110 ÿ Borda ascendente do PacketSent
111 ÿ Borda descendente de FifoNotEmpty (ou seja, FIFO vazio)
4-2 Condição de Saída rw 000 Condição de interrupção para sair do modo intermediário: 000 ÿ Nenhum
(AutoModes Off)
001 ÿ Borda descendente de FifoNotEmpty (ou seja, FIFO vazio)
010 ÿ Borda de subida do FifoLevel ou Timeout
011 ÿ Borda ascendente de CrcOk ou Timeout
100 ÿ Borda ascendente de PayloadReady ou Timeout
101 ÿ Borda ascendente de SyncAddress ou Timeout
110 ÿ Borda ascendente do PacketSent
111 ÿ Borda ascendente do tempo limite
1-0 Modo Intermediário rw 00 Modo intermediário: 00 ÿ Modo
dormir (SLEEP)
01 ÿ Modo de espera (STDBY)
10 ÿ Modo receptor (RX)
11 ÿ Modo transmissor (TX)
Página 72

RFM69HCW
7 Condição TxStart rw 1 Define a condição para iniciar a transmissão do pacote: 0 ÿ

RegFifoThresh *
(0x3C) FifoLevel (ou seja, o número de bytes no FIFO
excede FifoThreshold)
1 ÿ FifoNotEmpty (ou seja, pelo menos um byte no FIFO)
6-0 FifoLimite rw 0001111 Usado para acionar a interrupção FifoLevel .
7-4 InterPacketRxDelay rw 0000 Após a ocorrência de PayloadReady , define o atraso entre
RegPacketConfig2
(0x3D) FIFO vazio e início de uma nova fase RSSI para o próximo pacote.
Deve corresponder ao tempo de desaceleração do PA do transmissor.
- Tdelay = 0 se InterpacketRxDelay >= 12 -
Tdelay = (2InterpacketRxDelay) / BitRate caso contrário
3- rw 0 não utilizado
2 ReiniciarRx Em 0 Força o receptor no modo WAIT, no modo Rx Contínuo.
Sempre lê 0.
1 AutoRxRestartOn rw 1 Ativa a reinicialização Rx automática (fase RSSI) após a
ocorrência de PayloadReady e o pacote ter sido completamente lido
do FIFO: 0 ÿ
Desligado. RestartRx pode ser usado.
1 ÿ Ligado. Rx reiniciado automaticamente após
InterPacketRxDelay.
0 AesOn rw 0 Habilite a criptografia/descriptografia AES: 0 ÿ
Desligado
1 ÿ Ativado (carga limitada a no máximo 66 bytes)
7-0 AesKey(127:120) Em
RegAesKey1 0x00 1º byte da chave de cifra (byte MSB)
(0x3E)
7-0 AesKey(119:112) Em
RegAesKey2 0x00 2º byte da chave de cifra
(0x3F)
7-0 AesKey(111:104) Em
(0x40)
7-0 AesKey(103:96) Em
(0x41)
7-0 AesKey (95:88) Em
(0x42)
7-0 AesKey (87:80) Em
(0x43)
7-0 AesKey(79:72) Em
(0x44)
(0x45)
(0x46)
(0x47)
(0x48)
7-0 AesKey (39:32) Em
(0x49)
7-0 AesKey (31:24) Em
(0x4A)
Página 73

RFM69HCW
7-0 AesKey (23:16) Em

(0x4B)
7-0 AesKey(15:8) Em
(0x4C)
7-0 AesKey(7:0) Em
RegAesKey16 0x00 16º byte da chave de cifra (byte LSB)
(0x4D)
6.7. Registros de sensores de temperatura

Tabela 29 Registros do Sensor de Temperatura
Nome Padrão
(Endereço) Valor
RegTemp1
(0x4E) 3 TempMeasStart Em 0 Aciona a medição de temperatura quando definida. Sempre
lê 0.
2 TempMeasRunning R 0 Defina como 1 enquanto a medição de temperatura está em execução.

Volta para 0 quando a medição é concluída.
O receptor não pode ser usado durante a medição de
temperatura
-
RegTemp2 7-0 Valor de temperatura R Temperatura medida -1°C
(0x4F) por Lsb
Precisa de calibração para precisão
6.8. Registros de teste

Tabela 30 Registros de Teste
Nome Padrão
(Endereço) Valor
RegTestLna 7-0 Aumento de Sensibilidade rw 0x1B Modo de alta sensibilidade ou sensibilidade normal: 0x1B
(0x58) ÿ Modo normal
0x2D ÿ Modo de alta sensibilidade
RegTestPa1 7-0 Pa20dBm1 rw 0x55 Defina como 0x5D para operação de +20 dBm em PA_BOOST. 0x55
(0x5A) ÿ Modo normal e modo Rx
0x5D ÿ modo +20 dBm
Reverter para 0x55 ao receber ou usar PA0
RegTestPa2 7-0 Pa20dBm2 rw 0x70 Defina como 0x7C para operação de +20 dBm em PA_BOOST 0x70
(0x5C) ÿ Modo normal e modo Rx
0x7C ÿ modo +20 dBm
Reverter para 0x70 ao receber ou usar PA0
RegTestDagc 7-0 Contínuo Dagc rw 0x30 Melhoria da margem de desvanecimento, consulte
*
(0x6F) 3.4.4 0x00 ÿ Modo normal
0x20 ÿ Margem melhorada, use se AfcLowBetaOn=1
0x30 ÿ Margem melhorada, use se AfcLowBetaOn=0
RegTestAfc 7-0 LowBetaAfcOffset rw 0x00 Offset AFC definido para sistemas de índice de modulação baixa, usado se
(0x71) AfcLowBetaOn=1.
Deslocamento = LowBetaAfcOffset x 488 Hz
Página 74

RFM69HCW
7. Informações de inscrição
7.1. Especificação do ressonador de cristal
A Tabela 31 mostra a especificação do ressonador de cristal para o circuito oscilador de referência de cristal do RFM69HCW.
Esta especificação cobre toda a faixa de operação do RFM69HCW e é empregada no projeto de referência.
Tabela 31 Especificação do Cristal
Descrição do símbolo Condições Mínimo Tipo Máx. Unidade
26 - 32MHz
Frequência FXOSC XTAL
RS Resistência serial XTAL - 30 140 ohms
C0 - 2.8 7
Capacitância de derivação XTAL pF
Capacitância externa do pé CLOAD Em cada pino XTA e XTB 8 16 22 pF
Notas - a tolerância de frequência inicial, a estabilidade de temperatura e o desempenho de envelhecimento devem ser escolhidos de acordo
com a faixa de temperatura operacional alvo e a largura de banda do receptor selecionada.
- a capacitância de carga deve ser aplicada externamente e adaptada à especificação Cload real do XTAL.
- É necessária uma frequência XTAL mínima de 28 MHz para cobrir a banda 863-870 MHz, 29 MHz para a banda 902-928 MHz
7.2. Reinicialização do Módulo

Uma reinicialização do RFM69HCW é acionada na inicialização. Além disso, um reset manual pode ser emitido controlando o pino RESET.
7.2.1. POR
Se a aplicação exigir a desconexão do VDD do RFM69HCW, apesar da corrente extremamente baixa do modo Sleep, o usuário deverá
aguardar 10 ms a partir do final do ciclo POR antes de iniciar as comunicações pelo barramento SPI. O pino 6 (Reset) deve permanecer flutuando
durante
a sequência POR.
VDD
Redefinir pino
Indefinido
(saída)
Espere por O módulo está
10ms _ pronto a partir deste ponto
Figure 38. POR Timing Diagram
Observe que qualquer atividade CLKOUT também pode ser usada para detectar que o módulo está pronto.
Página 75

RFM69HCW
7.2.2. Redefinição manual
Uma reinicialização manual do RFM69HCW é possível mesmo para aplicações nas quais o VDD não pode ser desconectado fisicamente.
O pino RESET deve ser puxado para cima por cem microssegundos e depois liberado. O usuário deve então esperar 5 ms antes de usar
o módulo.
Figura 39. Diagrama de tempo de reinicialização manual
Observe que, embora o pino RESET esteja alto, um consumo de sobrecorrente de até dez miliamperes pode ser visto no VDD.
Página 76

RFM69HCW
7.3. Design de referência

Entre em contato com seu representante para obter ferramentas de avaliação, projetos de referência e assistência em projetos. Observe que
todos os esquemas mostrados nesta seção são esquemas completos, listando TODOS os componentes necessários, incluindo capacitores de desacoplamento.
Figura 40: Esquema de +20dBm

A
8. Informações de embalagem
Página 77
8.1. Desenho do contorno do pacote

RFM69HCW
Figura 41. Desenho do contorno do pacote S 2
Página 78

RFM69HCW
A 9. Informações para pedidos
DRFM69HCW —433 S2
Pacote
Banda de Operação
Tipo de modo
P/N: RFM69HCW-315S2
Módulo RFM69HCW na banda de 315 MHz, pacote SMD
P/N: RFM69HCW-433S2
P/N: RFM69HCW-868S2
P/N: RFM69HCW-915S2
Módulo RFM69HCW na banda de 915 MHz, SMD PackageV
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MÓDULO TRANSCEPTOR ISM RFM69HCW v1.1

O RFM69HCW é um módulo transceptor capaz de operar em uma ampla

Redes de sensores sem fio

baixa: Rx = 16 mA, retenção de registro de 100nA

Pout programável: -18 a +20 dBm em passos de 1dB

Desempenho constante de RF na faixa de tensão do módulo

Taxas de bits FSK de até 300 kb/s

Sintetizador totalmente integrado com resolução de 61 Hz

Modulações FSK, GFSK, MSK, GMSK e OOK

Sincronizador de bits integrado realizando recuperação de relógio

Reconhecimento de palavra de sincronização de entrada

115 dB+ RSSI de faixa dinâmica

Mecanismo de pacotes com CRC-16, AES-128, FIFO de 66 bytes

Tel: +86-755-82973805 Fax: +86-755-82973550 E-mail: sales@hoperf.com http://www.hoperf.com

1. Descrição Geral ............................................. .................................................. ................................................ 8 1.1 . Diagrama de Blocos

marcações ......................................... .................................................. ................................... 9 1.3. Descrição do

2.1. Classificações Máximas Absolutas ............................................. .................................................. ................. 11

2.2. Faixa de operação................................................ .................................................. ........................................... 11 2.3. Especificação do

2.3.1. Consumo de energia ................................................ .................................................. .............................. 12 2.3.2. Síntese de

2.3.5. Especificação Digital ................................................ .................................................. .............................. 15 3. Descrição do

3.2.2. Saída CLKOUT ................................................ .................................................. .................................... 17 3.2.3. Arquitetura

3.3. Descrição do Transmissor ................................................ .................................................. ................................ 19 3.3.1. Descrição da

3.3.5. Modelagem de Modulação................................................... .................................................. ................................... 21 3.3.6. Amplificadores

3.4. Descrição do receptor ................................................ .................................................. ........................... .23

3.4.1. Diagrama de bloco ................................................ .................................................. ........................................ 23

Tel: +86-755-82973805 Fax: +86-755-82973550 E-mail: sales@hoperf.com http://www.hoperf.com

3.4.8. Filtro Complexo - OOK ............................................. ................................................. .................................. 27

3.4.13. Sincronizador de Bits ................................................ .................................................. ................................... 31

4. Modos de operação ............................................. .................................................. .................................................. .. 35

4.2. Sequenciador Automático e Tempos de Despertar ........................................... .................................................. ..... 35

4.2.3. Tempo de inicialização do receptor................................................. .................................................. ............................ 36

4.2.5. Sequências de salto de frequência otimizadas ............................................. ................................................ 38

4.3.1. Tempos .................................................. .................................................. .................................................. 39

4.3.3. Ações de fim de ciclo ............................................. .................................................. ................................ 40

5. Processamento de Dados............................................. .................................................. .................................................. .... 43

5.1.1. Diagrama de Blocos ................................................ .................................................. ........................................ 43 5.1.2. Modos de

5.2.3. Sincronizar reconhecimento de palavras ............................................. .................................................. ........................... 46

5.3. Mapeamento de pinos IO digitais...................................... .................................................. ................................... 47 5.3.1. Mapeamento de

5.4.1. Descrição Geral .................................................. .................................................. ................................... 49 5.4.2. Processamento de

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5.4.3. Processamento Rx ................................................ .................................................. ........................................ 50

5.5.1. Descrição Geral .................................................. .................................................. .................................. 50

5.5.3. Processamento de Tx (sem AES).......................................... .................................................. ...................... 53 5.5.4. Processamento Rx

5.5.6. Manipulando Pacotes Grandes ............................................. .................................................. .......................... 56 5.5.7. Filtragem de

6. Registros de configuração e status ........................................... .................................................. ........................ 60 6.1. Descrição

Comuns ............................................. .................................................. ................ 63 6.3. Registros do

Transmissor ................................................ .................................................. ................................... 66 6.4. Registros do

pinos.................................. .................................................. .................... 69 6.6. Registros do mecanismo de

7.3. Design de referência ................................................ .................................................. ........................................ 77 8. Informações sobre

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Página Índice de Figuras

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Índice de Tabelas Página

Tabela 2. Classificações Máximas Absolutas .......................................... .................................................. .............................. 11 Tabela 3. Faixa

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Lista de materiais da lista técnica LSB Bit menos significativo

Conversor DAC Digital para Analógico Placa de circuito impresso PCB

Desvio de frequência Fdev Largura de banda de resolução RBW

EU IA identificado Aguardado Espera

IRQ Solicitação de interrupção uC Microcontrolador

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1.1. Diagrama de blocos simplificado