Aula - Ac - 21 - Grav

ARQUITETURA DE COMPUTADORES
AULA_21
MEMORIA VOLATIL DRAM (DINAMIC RANDOM ACCESS MEMORY)
D COLUNA
R E
E C
G O
AJ I
LINHA
D
S I
T F BIT
R I
A
NIVEL 1 : VDD
C
D A NIVEL 0 : GND
AJ AO O D
R O
R
C
ARRANJO
D
(10 F)
-15
MATRICIAL
AO GND
R E 3-STATE DOS BITS
E C
AJ G O
I D
S I
T F
R I
A C 3S
AO D A 3S
O D
COLUNA
R O
W W
R
ENDEREÇO
LEITURA
D Q
ENTRADA DE DADO SAIDA DE DADO
D COLUNA
R E
E C
G O
AJ I
LINHA
D
S I
T F BIT
R I
A
NIVEL 1 : VDD
C
D A NIVEL 0 : GND
AJ AO O D
R O
R
C
ARRANJO
D
(10 F)
-15
MATRICIAL
AO GND
R E DOS BITS
E C
AJ G O
I D
S I
T F
R I
A C 3S
AO D A 3S
O D
R O COLUNA W
R W
D Q
ESCRITA LEITURA
PROBLEMA
D COLUNA
R E
E C
G O
AJ I
LINHA
D
S I
T F BIT
R I
A
NIVEL 1 : VDD
C
D A NIVEL 0 : GND
AJ AO O D
R O
R
C
ARRANJO
D
(10 F)
-15
MATRICIAL
AO GND SEM TENSÃO
R E DOS BITS
E C
AJ G O
I D
S I
T F
R I
A C 3S
AO D A 3S
O D
R O COLUNA W
R W
D Q LEITURA
MEMORIA VOLATIL DRAM
SOLUÇÃO DO PROBLEMA
(DINAMIC RANDOM ACCESS MEMORY)
CHAVE FECHADA
D
(DURANTE A
R E
LEITURA) BIT (VDD/GND)
E C
G O
AJ I D
S I UM POR
T F COLUNA
R
A
I VDD/2
C
D A
AJ AO O D
R O
R
C CB (60 X > C)
AO D (10-15F) COM TENSÃO

R E
AJ
E C GND GND
G O
I D
S I
T
R
F
I
PRE_CARGA
A C 3S
AO D A 3S
O D
R O
W W
R
D Q LEITURA
MEMORIA VOLATIL DRAM
SURGE UM NOVO PROBLEMA
(DINAMIC RANDOM ACCESS MEMORY)
CHAVE FECHADA
D
(DURANTE A
R E
LEITURA) BIT (VDD/GND)
E C
G O
AJ I D
S I UM POR
T F COLUNA
R I VDD/2
A
D
C
A VC
AJ AO O D
R O
R
C CB (60 X > C)
AO D (10-15F) COM TENSÃO

R E
AJ
E C GND GND
G O
I D
S I
T
R
F
I
PRE_CARGA
A C 3S
AO D A 3S
O D
R O
W W
PROBLEMA R
SE VC = VDD ANTES DA LEITURA; APÓS A LEITURA

(VDD/2 <VC<VDD)
D Q LEITURA
SE VC = VSS ANTES DA LEITURA APÓS A LEITURA
(VSS <VC<VDD/2)
LEITURA DESTRUTIVA!!!!!!
SOLUÇÃO DO NOVO PROBLEMA

D
R
E
E
C BIT (VDD,GND)
G O
AJ I D
S I VDD/2
T F
R I SOLUÇÃO
A C DO
D A
AO PROBLEMA
AJ O D
R O CB (60 X > C)
R
C CHAVE FECHADA
(DURANTE A LEITURA) UM POR
AO D (10-15F) GND COLUNA
R E
AJ
E C GND
G O
I D VDD
S I VDD
T F
R I
A C 3S
AO D A 3S
O D
R O W W
R
GND GND
D Q
SA : SENSOR/ AMPLIFICADOR
MEMORIA VOLATIL – DRAM
SINAIS DE RAS (ENDEREÇO DE LINHA) E CAS (ENDEREÇO DE COLUNA)
O RAS FAZ COM QUE

RAS UM ENDEREÇO DE LINHA
SEJA CARREGADO NO
ENDEREÇO REGISTRADOR
MULTIPLEXADO
NO TEMPO
SA:
SA SENSOR AMPLIFICADOR
SA
SA
O CAS FAZ COM QUE

UM ENDEREÇO DE COLUNA
SEJA CARREGADO NO
REGISTRADOR
CAS
ATO DE LEITURA DE UM BIT PROVOCA UM REFRESH NA LINHA INTEIRA
ATO DE ESCRITA DE UM BIT PROVOCA UM REFR ESH NA LINHA INTEIRA ( COM EXCEÇÃO DO BIT A SER ESCRITO)
RAS
ENDEREÇO
MULTIPLEXADO
NO TEMPO
SA
SA
SA
SA:
SENSOR AMPLIFICADOR
CAS
ATO DE LEITURA DE UM BIT PROVOCA UM REFRESH NA LINHA INTEIRA
ATO DE ESCRITA DE UM BIT PROVOCA UM REFR ESH NA LINHA INTEIRA ( COM EXCEÇÃO DO BIT A SER ESCRITO)
RAS
ENDEREÇO OBS:
MULTIPLEXADO CS = 1fF (10-15F)
NO TEMPO CAPACITOR DESCARREGADO -> BIT EM 0
CAPACITOR CARREGADO -> BIT EM 1
CORRENTE DE FUGA -> DESCARREGA RAPIDAMENTE

O CAPACITOR
ENTÃO SE UMA LINHA NÃO FOR

ACESSADA PELO PROGRAMA
FREQUENTEMENTE TODOS OS
SA CAPACITORES DESTA LINHA FICARÃO
SA DESCARREGADOS
SA
NECESSIDADE DE
RECARGA PERIODICA
(REFRESH)
POR CIRCUITO
AUXILIAR
CAS
EXEMPLO
D
Q
CAPACIDADE DA MEM. A10..A0
AO LADO :
#RAS
4M x 1 BITS (2K X 2K)
#CAS DRAM
#WE
CPU – DRAM (USO) BARRAMENT0 DE

DADOS DA MEM:1 BIT
8 MEMORIAS SÃO NECESSARIAS
BARRAMENT0 DE D
DADOS DA CPU:8 BITS
D Q
8 Q A10..A
8 CONTR.
D 0
D7...D0 A10..A0
DE 8 Q
MEM. #RAS
AY..A0 DEC A10..A0
#RAS
E
DINAMICA #CAS
#CAS
DRAM
M/#IO #RAS
DRAM
#WE
CPU RD #CAS
#WEDRAM
WR #WE
MEMORIA DRAM ARQUITETURA DE COMPUTADORES
(DINAMIC RANDOM ACESS MEMORY)
#RAS
CONTROLE INTERNO
#CAS DA
CIRCUITO DE
#WE DRAM PRE
CARGA
REGIST. DECOD. MATRIZ DE

LINHA CELULAS BUFFER
Q
DE DE
MEMORIA DADOS
A10...A0 (4M X 1) D
REGIST. DECOD. VIDE

COLUNA MANUAL DA
MEMORIA
OBS: - A OPERAÇÃO DE REFRESH É FEITA EM UMA LINHA INTEIRA

- PARA REALIZAR UM REFRESH COMPLETO FAZ SE NECESSARIO ACESSAR
TODAS AS LINHAS.
- O TEMPO DE UM CICLO DE REFRESH É DA ORDEM DE 32ms.
(NESTA MEM. CADA LINHA DEVE SER RESTAURADA A INTERVALOS DE 15,6 µS)
LEITURA/ESCRITA EM MEMORIA (TEMPORIZAÇÃO)
DIAGRAMA DE TEMPOS: LEITURA D
TEMPO DE LEITURA
1 3
Q
A10....A0 END.LINHA END.COLUN A10..A0
RAS 2 #RAS
CAS 4 #CAS DRAM

NIVEL 1
WE #WE
Q DADO TEMPO
DE
TEMPO DE ACESSO
5 PRE CARGA
CARREGAR OS
DIAGRAMA DE TEMPOS: ESCRITA ANTECIPADA CAPACITORES
TEMPO DE LEITURA DE COLUNA
1 3 COM A TENSÃO
A10....A0 END.LINHA END.COLUN VDD/2
RAS 2
CAS 6
WE 5
D 4 DADO
TEMPO
DE
TEMPO DE ACESSO PRE CARGA
REFRESH EM MEMORIA EM APENAS UMA LINHA (TEMPORIZAÇÃO)
DIAGRAMA DE TEMPOS: SOMENTE RAS D
TEMPO DE REFRESH
1 Q
A10....A0 END.LINHA A10..A0
RAS 2 NIVEL 1
#RAS
CAS #CAS DRAM

NIVEL 1
WE #WE
Q TEMPO
DE
PRE CARGA MEMORIA TEM
DIAGRAMA DE TEMPOS: CAS ANTES DO RAS UM CONTADOR INTERNO
QUE A CADA REFRESH
TEMPO DE LEITURA É INCREMENTADO
2
A10....A0 END.LINHA INTERNO
RAS 3
CAS 1
NIVEL 1
WE
Q TEMPO
DE
PRE CARGA
MEMORIA DRAM ARQUITETURA DE COMPUTADORES
(DINAMIC RANDOM ACESS MEMORY)
D/Q J X 1 BITS
MEMORIAS MUITO ANTIGAS
EXTERNO
3S
CPU
INTERNO
J X 1 BITS
MEMORIAS ANTIGAS
3S
CPU
J X N BITS
MEMORIAS MENOS ANTIGAS INTERNO PARA DIMINUIR O
NUMERO DE PINOS
CPU
3S
BARRAMENTO DE
DADOS BIDIRECIONAL
EXERCICIO 37 ARQUITETURA DE COMPUTADORES
PROJETAR UM CONTROLADOR DE MEMORIA DRAM DE MODO QUE SEJA POSSIVEL LIGAR MEMORIAS
DINAMICAS DE 256K X 1 A CPU. OBS: NÃO É PERMITIDO O USO DO CONTADOR DE REFRESH INTERNO.
C_DRAM
A19...A0
#RAS #RAS
M/#IO #CAS #CAS
#WR #WE #WE
#RD A8...A0 A8...A0
DRAM DRAM
Q0 D0 Q7 D7
CPU
D7...D0
#HOLD
OSCILADOR
#HOLDA T_OSC=______
EXERCICIO 37 - CONT ARQUITETURA DE COMPUTADORES
EXERCICIO 37-SOL ARQUITETURA DE COMPUTADORES
C_DRAM
A19
A1 #O0
A19...A0 A18 A0 #O1 #RAS #RAS
E #O2
M/#IO #O3
∆ ∆ #CAS #CAS
#WR #WE #WE
#RD
A17..A9 1 DRAM DRAM
A8..A0 A8...A0 A8...A0

0
CPU Q0 D0 Q7 D7
D0 D7
D7...D0
#HOLD
#HLDA OSCILADOR
T_OSC=______
EXERCICIO 37-SOL ARQUITETURA DE COMPUTADORES
C_DRAM
A19 A1 #O0
A0 #O1
A18
E #O2
A19...A0 #O3
#RAS #RAS
M/#IO ∆ ∆ #CAS #CAS
#WR #WE #WE
#RD
A17..A9 1 DRAM DRAM
A8..A0 A8...A0 A8...A0

0
CPU Q0 D0 Q7 D7
CONTADOR CLK
D7
D7...D0
#HOLD Q D 0
OSCILADOR
#HOLDA ↓CLK MONO Q ↓CLK MONO Q PR CLK ↑ T_OSC=______
TEMPO DE
REFRESH PULSO
DE UMA ESTREITO
LINHA
EVOLUÇÃO DAS MEMORIAS DINAMICAS
DRAM
PROJETOS
FPDRAM DESENVOLVIDOS A
PARTIR DA DRAM
EDO
SDRAM
DDR
DDR2
DDR3
DDR4
DDR5
CARACTERÍSTICAS DAS MEMÓRIAS DINÂMICAS
(SDRAM, DDR, DDR, DDR3....)
ASSIM COMO A MEMORIA

DADO ENDEREÇO
FLASH, ESTAS MEMORIAS
RECEBEM COMANDOS PARA
ESCRITA/LEITURA
COMANDO MATRIZ DE
CONTROLE CELULAS DE
ARMAZENAMENTO
CONFIGURAÇÃO
A UNIDADE DE COMANDO
É A QUE REALIZA O QUE O
COMANDO ESTÁ PEDINDO
(SDRAM, DDR, DDR, DDR3)
DADO ENDEREÇO
SINCRONA
COMANDOS CONTROLE MATRIZ DE

CELULAS DE
CONFIGURAÇÃO ARMAZENAMENTO
CLK
FREQ. VARIAVEL
OS COMANDOS, BEM COMO OS DADOS, SÃO

ENVIADOS DE FORMA SINCRONA COM O CLOCK
DADO ENDEREÇO

CELULAS DE
CLK
FREQ. VARIAVEL CADA UMA DESTAS ETAPAS

VAI SE VIABILIZADA POR UM
COMANDO, COM O MESMO
ETAPAS PARA ACESSAR A MEMORIA NOME, . QUE SERÁ ENVIADO A
PRE- CARGA CADA TRANSIÇÃO DO CLOCK
ATIVAR LINHA END. DA LINHA

ATIVAR COLUNA END DA COLUNA LEITURA OU ESCRITA
MEMORIA SENDO ACESSADA (TACMEM)
DADO ENDEREÇO

PRE-CARGA CELULAS DE
ATIVAR LINHA E (N DA LINHA)
O
ATIVAR COLUNA E (NO DA COLUNA)

(ENTRE OUTROS)
CLK
FREQ. VARIAVEL
SEQUENCIA DE COMANDOS (A CADA CLK)

PRE- CARGA
ATIVAR LINHA END. DA LINHA
ATIVAR COLUNA END DA COLUNA LEITURA OU ESCRITA
MEMORIA SENDO ACESSADA (TACMEM)
DADO ENDEREÇO
COMANDOS /CONFIGURAÇÕES CONTROLE MATRIZ DE

PRE-CARGA TAMANHO DA RAJADA
ATIVAR LINHA E (N O DA LINHA)
ATIVAR COLUNA E (N O DA COLUNA)
NUMERO DA LATENCIA
CELULAS DE
(DENTRE OUTROS)
CLK
CONFIGURAÇÕES
FREQ. VARIAVEL NUMERO DA LATENCIA ?
TAMANHO DA RAJADA
SEQUENCIA DE COMANDOS (A CADA CLK)

PRE- CARGA
ATIVAR LINHA END. DA LINHA ESTA MEMORIAS FORAM
ATIVAR COLUNA END DA COLUNA LEITURA OU ESCRITA PROJETADAS PARA
MEMORIA SENDO ACESSADA (TACMEM) TRABALHAR EM RAJADA
POR ISTO O TAMANHO DA
RAJADA DEVE SER
CONFIGURADO
LATENCIA
LATENCIA DA MEMORIA (L OU CL): NUMERO DE PERIODOS DE CLOCK APÓS O

QUAL A MEMORIA DISPONIBILIZA O DADO.
EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2 NA SDRAM
TEMPO DE
COMANDO COMANDO
ATIVA LINHA ATIVA COLUNA ACESSO A
MEMORIA
L=2 1 DADO
DISPONIBILIZADO
EM UM PERIODO
CLK DE CLK
LINHA COLUNA DADO
DISPONIVEL
NUMERO NUMERO
EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2 NA DDR

COMANDO COMANDO
2 DADOS ( NA MESMA LINHA E
ATIVA LINHA ATIVA COLUNA
L=2 EM ENDEREÇOS CONSECUTIVOS)
DISPONIBILIZADOS EM UM
PERIODO DE CLK
CLK
LINHA COLUNA DADO DAÍ O NOME DA MEMORIA
DISPONIVEL
DDR
NUMERO NUMERO
DADO
DISPONIVEL (DOUBLE DATA RATE)
RAJADA
DADOS EM ENDEREÇOS DE COLUNA CONSECUTIVOS NA MESMA LINHA
EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2 , COM RAJADA =2 NA SDRAM

2 DADOS ( NA MESMA LINHA E
L=2
EM ENDEREÇOS CONSECUTIVOS)
DISPONIBILIZADOS EM DOIS
PERIODO DE CLK
CLK
DADO DA COL, DADO DA COL,
LINHA COLUNA NUMERO NUMERO +1
NUMERO NUMERO DISPONIVEL DISPONIVEL
EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2, COM RAJADA =2 NA DDR

L=2 DADO DA COLUNA +1
DISPONIVEL 2 DADOS ( NA MESMA LINHA E
EM ENDEREÇOS CONSECUTIVOS)
DISPONIBILIZADOS EM UM
PERIODO DE CLK
CLK
LINHA COLUNA DADO DA COL,
NUMERO
NUMERO NUMERO DISPONIVEL
DADO DA COL,
NUMERO +1
DISPONIVEL
TEMPO DE ACESSO DAS MEMÓRIAS DINÂMICAS
DADO ENDEREÇO

CELULAS DE
FREQ. VARIAVEL CLK CONFIGURAÇÕES O PERIODO DE CLOCK
NUMERO DA LATENCIA PODE SER ALTERADO.
TAMANHO DA RAJADA ENTÃO O NUMERO DA
LATENCIA TEM QUE
SER CONFIGURADO NA
TEMPO DE ACESSO A MEMORIA : MEMORIA PARA QUE O
TACMEM = TCLK X L TEMPO DE ACESSO
FIQUE CONSTANTE
A SER VISTO
ADIANTE T > T` > T” LMIN = LATENCIA NOMINAL
TIPO DE MEMORIA TACMEM (TEMPO DE ACESSO A MEMORIA)

SDRAM E DDR TCLK MAX LMIN
DDR2 2 x T’CLK MAX x L’MIN
TEMPO DE ACESSO DAS MEMÓRIAS DINÂMICAS
DADO ENDEREÇO

CELULAS DE
FREQ. VARIAVEL CLK CONFIGURAÇÕES

NUMERO DA LATENCIA
TAMANHO DA RAJADA
O PERIODO DE CLOCK PODE
SER ALTERADO.
ENTÃO O NUMERO DA LATENCIA
TEM QUE SER CONFIGURADO NA
TEMPO DE ACESSO A MEMORIA : MEMORIA PARA QUE O TEMPO
DE ACESSO FIQUE CONSTANTE
TACMEM = TCLK X L
LMIN = LATENCIA NOMINAL
TACMEM = TCLK MAX X LMIN PARA AS SDRAM E DDR

TACMEM = 2 X T`CLK MAX X L’MIN PARA AS DDR2
TACMEM = 4 X T”CLK MAX X L’’MIN PARA AS DDR3
A SER VISTO
ADIANTE T > T` > T”
RELACIONAMENTO MEMORIA X MODULO
8 BITS
MODULO
64
COMPONENTE
BITS
TIPO CONVENÇÃO DE NOME DE CONVENÇÃO DE FREQ. DE CLOCK LARGURA DE
COMPONENTE NOME DE MODULO DE BARRAMENTO BANDA DE PICO
DDR DDR 400 PC3200 200MHZ 3,2 GB/S
DDR2 DDR2-800 PC2-6400 400MHZ 6,4 GB/S
DDR3 DDR3-1600 PC3-12800 800MHZ 12,8 GB/S
DDR4 DDR4-2400 PC4- 19200 1200MHZ 19,2 GB/S

BYTE
RELACIONAMENTO DDR/PC 2 DADOS
POR PERIODO
EXEMPLOS DE CLOCK
DDR3-1600 É EQUIVALENTE A PC3 12800

(64 BITS x 2 X 800MHZ) = ( 8 BYTES x 2 x 800MHZ) -> 12800 MB/S OU 12,8GB/S
DDR4- 2400 É EQUIVALENTE A PC4 19200

(64 BITS x 2 X 1200MHZ) = ( 8 BYTES x 2 x 1200MHZ) -> 19200MB/S OU 19,2GB/S
CALCULO DO TEMPO DE ACESSO
NOME DO MODULO LATENCIA MINIMA

FREQUENCIA (MHZ) (NOMINAL)
CL=11 CL=10 CL=8 CL=6

PERIODO MAXIMO
PC3-12800 1600 1333 1066 800 MENOR FREQUENCIA
PC3-12800 : TACMEM = 4 X T CLK X L T_ACESSO MEMORIA

TCLK MAX X LMIN PARA AS SDRAM E DDR
PARA A FREQUENCIA DE 800MHZ
TACMEM = 4 X (1/800M) X 6= 30 NS
2 X T`CLK MAX X L’MIN PARA AS DDR2
4 X T”CLK MAX X L’’MIN PARA AS DDR3

PARA A FREQUENCIA DE 1066MHZ
TACMEM = 4 X (1/1066M) X 8= 30 NS
OBS:O TEMPO TOTAL DE ACESSO DEVE LEVAR EM CONTA O TEMPO DE PRE-CARGA + ATIVAR LINHA +
ATIVAR COLUNA + TACMEM
ESBOÇO DE CIRCUITO DE SDRAM SUBSISTEMA
DE CONTROLE
NÃO EXIBIDO
MUX PARA TODAS

AS COLUNAS DA
MEMORIA
PIPELINE
CONTINUA....
L:LATENCIA
ESBOÇO DE CIRCUITO DE SDRAM
A MEMORIA ABAIXO, PARA EXEMPLIFICAR, SÓ PODE TRABALHAR COM LATENCIA MAXIMA IGUAL A 2
MUX PARA TODAS

AS COLUNAS DA
MEMORIA
A CADA L=2 TCLKS

2 DADOS PODEM SER
ARMAZENADOS PARA QUE
SE POSSA MELHORAR O
DESEMPENHO EM RAJADA
CONTINUA....
E A CADA L=2 TCLKS
DEVE-SE SOMAR L AO
REGISTRADOR DE COLUNA
PARA QUE SE POSSA
TRABALHAR EM RAJADA MUX PARA TODAS
AS COLUNAS DA
MEMORIA
A CADA L=2 TCLKS

2 DADOS PODEM SER
SE POSSA MELHORAR O
DESEMPENHO EM RAJADA
CONTINUA....
MUX PARA TODAS

E A CADA L=2 TCLKS AS COLUNAS DA
DEVE-SE SOMAR L AO MEMORIA
REGISTRADOR DE COLUNA
PARA QUE SE POSSA
TRABALHAR EM RAJADA
A CADA L=2 TCLKS

2 DADOS PODEM SER
SE POSSA TRABALHAR
EM RAJADA
R: TAMANHO DA RAJADA
A CADA R CLKS O MUX DEVE
SELECIONAR UM NOVO
ENDEREÇO DE COLUNA
PARA POSSIBILITAR UMA
NOVA RAJADA
QUANDO TCUP=1
TODO O CIRCUITO
TRAVA ATE A RECARGA
DE NOVO ENDEREÇO DE
LINHA
SDRAM ARQUITETURA DE COMPUTADORES
SOMENTE MODIFICADO A
CADA L CLOCKS, QUANDO RAJADA R= 2
D D OCORRE O LOAD NOS
1 2 REGISTRADORES DE DADOS L=1
CLK
R D
LINHA E E MUX PARA TODAS CLK L C N N
G C AS COLUNAS DA
MEMORIA D1 D2
END +L
FREQ DOBRADA L=2
M
U R 2XCLK
COLUNAX MUX +1 MUX
E L C N N N
G
CLK D1 D2
CLK REG CLK REG A CADA L CLOCKS
LD LD
CARREGADOS
SIMULTANEAMENTE
TCUP TCUP
CONT
DADOS
CONT MOD L
MUX COMANDO
MOD R NOP
CLK CLK Q0
CLK
QUANDO TCUP=1
TODO O CIRCUITO
TRAVA ATE A RECARGA
ESBOÇO DE
DE NOVO ENDEREÇO DE
LINHA CIRCUITO!!!
DDR ARQUITETURA DE COMPUTADORES
A MEMORIA ABAIXO, PARA EXEMPLIFICAR,
SÓ PODE TRABALHAR COM LATENCIA RAJADA R= 2
MAXIMA IGUAL A 2
SDRAM
L=1
D D CLK L C N N
1 2 D1 D2
CLK
R D
DDR L=1
LINHA E E
G C CLK
A CADA L=2 CLKS
4 DADOS CARREGADOS L
+2L SIMULTANEAMENTE C N N
END
D1 D2
M
U R
COLUNAX MUX +1 MUX MUX +1 MUX
E +1
G
CLK
CLK REG CLK REG CLK REG CLK REG
LD LD LD LD
TCUP TCUP
CONT
CONT MOD L
MUX MUX DADOS
MOD R/2 MUX MUX
CLK CLK Q0
CLK
R/2 PQ 2 DADOS SÃO CLK EM NIVEL 1 SELECIONA

ENVIADOS NO MESMO CLOCK
UM DADO EM NIVEL 0
SELECIONA OUTRO DADO
DDR2 ARQUITETURA DE COMPUTADORES
TEMPO DE ACESSO RAJADA R= 2 L=1 SDRAM
PARA A DDR2
TAC= L X 2TCLK
A MEMORIA ABAIXO, PARA EXEMPLIFICAR,
CLK
L C N N
SÓ PODE TRABALHAR COM LATENCIA
MAXIMA IGUAL A 2 D D
L=1 D1 D2
DDR
1 2
CLK
CLK L C
R D N N
LINHA E E L=1 D1 D2 DDR2
G C FREQ DOBRADA
+4L
2XCLK
END L N C N N N
D1 D2
M
U R
COLUNAX MUX +1 MUX MUX +1 MUX +1 MUX +1 MUX MUX MUX
E +1 +1 +1
G
CLK
D
CLK REG CLK REG CLK REG CLK REG A
LD LD LD LD D
O
TCUP TCUP
CONT
S
CONT MOD L
MUX MUX
MOD R/2 MUX MUX
CLK CLK
CLK
ESCRITA SIMULTANEA
/2 CLK
CONTADOR
MODULO 2L
DDR2 , DDR3 ......
DDR2: DOBRA A TAXA DE DADOS COM RELAÇÃO A DDR

(DOBRA O NUMERO DE FF´S E A FREQUENCIA DO CLOCK}
DDR3: DOBRA A TAXA DE DADOS COM RELAÇÃO A DDR2



eDRAM (EMBEDDED DRAM)
É UMA DRAM INTEGRADA NO MESMO MCM (MULTIPLO CHIP MODULO)
DE UM ASIC ( APPPLICATION SPECIFIC INTEGRATED CIRCUIT) OU
MICROPROCESSADOR.
É POSICIONADA ENTRE A CPU E A DRAM CONVENCIONAL E FUNCIONA
COMO UMA CACHE.
MEMORIAS eDRAM COMO TODAS AS MEMORIAS DRAM, NECESSITAM
DE UM REFRESH PERIODICO DAS CELULAS DE MEMORIA. POREM, SE
O CIRCUITO DE REFRESH FOR EMBUTIDO TAMBEM, O ASIC OU O
MICROPROCESSADOR PODE TRATAR A MEMORIA COMO UMA SIMPLES
SRAM.
DRAM
CPU eDRAM
REFRESH
ASIC

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ARQUITETURA DE COMPUTADORES

MEMORIA VOLATIL DRAM (DINAMIC RANDOM ACCESS MEMORY)

MEMORIA VOLATIL DRAM (DINAMIC RANDOM ACCESS MEMORY)

MEMORIA VOLATIL DRAM (DINAMIC RANDOM ACCESS MEMORY)

AO D (10-15F) COM TENSÃO

AO D (10-15F) COM TENSÃO

SE VC = VDD ANTES DA LEITURA; APÓS A LEITURA

SOLUÇÃO DO NOVO PROBLEMA

O RAS FAZ COM QUE

O CAS FAZ COM QUE

CORRENTE DE FUGA -> DESCARREGA RAPIDAMENTE

ENTÃO SE UMA LINHA NÃO FOR

MEMORIA VOLATIL – DRAM

CPU – DRAM (USO) BARRAMENT0 DE

REGIST. DECOD. MATRIZ DE

REGIST. DECOD. VIDE

OBS: - A OPERAÇÃO DE REFRESH É FEITA EM UMA LINHA INTEIRA

A10....A0 END.LINHA END.COLUN A10..A0

CAS 4 #CAS DRAM

A10....A0 END.LINHA A10..A0

CAS #CAS DRAM

#WR #WE #WE

#RD A8...A0 A8...A0

#WR #WE #WE

A17..A9 1 DRAM DRAM

A8..A0 A8...A0 A8...A0

#WR #WE #WE

A17..A9 1 DRAM DRAM

A8..A0 A8...A0 A8...A0

EVOLUÇÃO DAS MEMORIAS DINAMICAS

ASSIM COMO A MEMORIA

COMANDOS CONTROLE MATRIZ DE

OS COMANDOS, BEM COMO OS DADOS, SÃO

COMANDOS CONTROLE MATRIZ DE

FREQ. VARIAVEL CADA UMA DESTAS ETAPAS

ATIVAR LINHA END. DA LINHA

COMANDOS CONTROLE MATRIZ DE

ATIVAR COLUNA E (NO DA COLUNA)

SEQUENCIA DE COMANDOS (A CADA CLK)

COMANDOS /CONFIGURAÇÕES CONTROLE MATRIZ DE

SEQUENCIA DE COMANDOS (A CADA CLK)

LATENCIA DA MEMORIA (L OU CL): NUMERO DE PERIODOS DE CLOCK APÓS O

EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2 NA DDR

EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2 , COM RAJADA =2 NA SDRAM

EXEMPLO: LEITURA DE MEMORIA COM LATENCIA =2, COM RAJADA =2 NA DDR

COMANDOS CONTROLE MATRIZ DE

TIPO DE MEMORIA TACMEM (TEMPO DE ACESSO A MEMORIA)

COMANDOS CONTROLE MATRIZ DE

FREQ. VARIAVEL CLK CONFIGURAÇÕES

TACMEM = TCLK MAX X LMIN PARA AS SDRAM E DDR

DDR DDR 400 PC3200 200MHZ 3,2 GB/S

DDR2 DDR2-800 PC2-6400 400MHZ 6,4 GB/S

DDR3 DDR3-1600 PC3-12800 800MHZ 12,8 GB/S

DDR4 DDR4-2400 PC4- 19200 1200MHZ 19,2 GB/S

DDR3-1600 É EQUIVALENTE A PC3 12800

DDR4- 2400 É EQUIVALENTE A PC4 19200

CALCULO DO TEMPO DE ACESSO

NOME DO MODULO LATENCIA MINIMA

CL=11 CL=10 CL=8 CL=6

PC3-12800 : TACMEM = 4 X T CLK X L T_ACESSO MEMORIA

4 X T”CLK MAX X L’’MIN PARA AS DDR3

MUX PARA TODAS