Engenharia Elétrica

Eletrônica Digital 2

Tempos de Setup (preparação) e Hold (manutenção)

Tempo de Setup (ts):

É o intervalo de tempo que precede imediatamente a transição ativa do sinal de clock
durante o qual a entrada de controle tem que ser mantida no nível adequado. Os fabricantes
especificam o tempo de setup mínimo ts(min). Se esse tempo não for considerado o Flip Flop
pode responder de forma não confiável quando ocorrer a transição de clock.

Tempo de Hold (tH):

É o intervalo de tempo que se segue imediatamente após a transição ativa do sinal de
clock durante o qual a entrada de controle síncrona tem que ser mantida no nível adequado. Os
fabricantes especificam um valor mínimo aceitável para este tempo tH(min). Se esse tempo não
for considerado o Flip Flop não será disparado de forma confiável.

As entradas de controle (por exemplo, J, K, S, R) têm que estar estáveis (não podem
mudar de estado) por pelo menos um intervalo de tempo ts(min) antes da transição de clock e por
pelo menos um intervalo de tempo igual a tH(min) após a transição de clock.
Atrasos de Propagação
Sempre que um sinal muda de estado na saída dos FFs, existe um atraso de tempo a
partir do instante em que o sinal é aplicado até o instante em que a saída comuta de estado. A
figura abaixo mostra os atrasos de propagação que ocorrem em resposta a uma borda de subida
na entrada CLK. Estes atrasos são medidos entre os pontos de 50% da amplitude das formas de
onda de entrada e saída.
Os fabricantes especificam os atrasos de propagação em resposta a todas as entradas e
normalmente especificam os valores máximos para os atrasos tPLH e tPHL.

a) Atraso de propagação de b) Atraso de propagação de

BAIXO para ALTO ALTO para BAIXO

Frequência máxima de clock (fMAX)

Essa é a maior frequência que pode ser aplicada na entrada CLK de um FF mantendo
ainda um disparo confiável. O limite fMAX, varia de um FF para outro, mas o fabricante realiza
diversos testes em muitos FFs medindo a frequência máxima de operação e especifica a menor
destas frequências como sendo a fMAX do FF.
O fabricante garante que todos os FF (circuito integrado do FF) funcionarão corretamente
se a frequência de clock aplicada ao circuito integrado estiver abaixo desta frequência máxima.

Tempos de duração do pulso de clock nos níveis ALTO e BAIXO

Os fabricantes especificam o tempo mínimo de duração que o sinal de CLK tem que
permanecer no nível BAIXO antes de ir para o nível ALTO – tW(L), e o tempo mínimo que o sinal
de CLK tem que ser mantido no nível ALTO antes de retornar para o nível BAIXO – tW(H).
Estes tempos são medidos entre os pontos médios da transição (50%).
Largura de pulsos assíncronos ativos
O fabricante também especifica o tempo mínimo de duração que a entrada PRESET ou CLEAR
tem que ser mantida no estado ativo, de forma a setar ou resetar o FF de forma confiável.

Tempo de transição do clock

O tempo de transição (tempo de subida e descida) do clock deve ser muito pequeno para
garantir o funcionamento confiável dos FFs. Se a transição de clock demorar muito para ir de um
nível para outro o FF pode disparar de forma instável ou não disparar. Os fabricantes especificam
um parâmetro geral para todos os CIs de uma família lógica.
Por exemplo, o tempo de transição deve ser menor ou igual a 50ns para dispositivos TTL e
menor ou igual a 200ns para dispositivos CMOS.

Parâmetros de temporização de flip-flop (em nano segundos)

TTL CMOS

7474 74LS112 74C74 74HC112

tS 20 20 60 25
tH 5 0 0 0
tPHL de CLK para Q 40 24 200 31
tPLH de CLK para Q 25 16 200 31
tPHL de CLR para Q 40 24 225 41
tPLH de PRE para Q 25 16 225 41
tW(L) CLK - tempo no nível BAIXO 37 15 100 25
tW(H) CLK - tempo no nível ALTO 30 20 100 25
tW(L) em PRESET ou CLEAR 30 15 60 25
fMAX em MHz 15 30 5 20
Problemas de temporização em circuitos com flip-flops
Em muitos circuitos digitais a saída de um flip-flop é conectada diretamente ou por meio de
portas lógicas, à entrada de outro flip-flop, e os dois são disparados pelo mesmo sinal de clock e
esta situação representa um problema potencial de temporização.
A figura abaixo mostra que a saída de Q1 está conectada a entrada J de Q2 e os dois FFs
são disparados pelo mesmo sinal de clock.
Como Q1 muda de estado na borda de descida do pulso de clock, a entrada J2 de Q2
estará mudando de estado quando receber a mesma borda de descida do pulso de clock. Isto
pode conduzir a uma resposta imprevisível de Q2.
Considere inicialmente Q1 = 1 e Q2 = 0, assim o FF Q1 possui J1=K1=1 e Q2 possui
J2=Q1=1 e K2=0 antes da borda de descida do pulso de clock.
Quando ocorre a borda de descida do clock, Q1 comuta para o estado BAIXO, mas isso só
ocorre depois de decorrido o tempo de propagação tPHL.
A mesma borda de descida dispara Q2 de modo confiável para o estado ALTO (J2=1)
desde que tPHL seja maior que o tempo de hold de Q2 (tH ). Se esta condição não for satisfeita, a
resposta de Q2 será imprevisível.
A maioria dos FFs fabricados atualmente possuem tempo de hold de 5ns ou menos e
muitos possuem tH = 0ns ou seja não necessitam de tempo de hold para o seu funcionamento
normal.

Q2 responderá adequadamente ao nível lógico presente em Q1 antes da borda de descida de

CLK, desde que o tempo de hold de Q2, tH, seja menor que o atraso de propagação de Q1.
Exemplo: Determine a saída Q para um flip-flop JK disparado por borda negativa que tem como
entrada as formas de onda mostradas na figura abaixo. Considere que tH = 0ns e que inicialmente
Q = 0.
Exemplos de aplicação de Flip-Flops
A figura abaixo mostra uma situação em que o sinal de entrada A é gerado a partir de uma chave
(sem o efeito de trepidação) acionada por um operador. O ponto A vai para o estado ALTO
quando o operador aciona a chave e volta para o estado BAIXO quando o operador libera a
chave. Essa entrada A é usada para controlar a passagem de um sinal de clock por uma porta
AND, de forma que os pulsos de clock apareçam na saída X apenas quando a entrada A estiver
em nível ALTO.

O problema com esse circuito é que a entrada A é assíncrona e pode mudar de estado a
qualquer instante em relação ao sinal de clock, pois é o operador que comanda a chave e isto é
feito aleatoriamente.
Isto pode produzir pulsos parciais de clock na saída X se a transição de entrada ocorrer
enquanto o sinal de clock estiver em nível ALTO.
Em muitos circuitos esta saída é inaceitável, pois pode causar problemas de temporização
nos circuitos que utilizam este sinal.

A solução para eliminar os pulsos parciais e sincronizar a operação manual de ligar

e desligar a chave pode ser feito com um flip-flop. O circuito e as formas de onda estão
mostrados abaixo.
 Chave sem o
efeito de
trepidagâo

CLK
CLOCK

(a)

CLOCK

T1 PuIsos T
completos
(b)