Sistema Digit A Is e Aplicaoies

UNIVERSIDADE FEDERAL DE SANTA MARIA
CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ELETRNICA E COMPUTAO

Caderno Didtico - Disciplina de Sistemas Digitais A

Prof. Dr. Jos Renes Pinheiro

Colaboradores: Jos Eduardo Baggio
Everton Correia de Camargo
Robinson Figueredo de Camargo

Ultima Atualizao: junho/2000

ELC 419 - Sistemas Digitais A
Prof. Jos Renes Pinheiro, Dr.Eng. renes@ctlab.ufsm.br
2
S U M R I O

1. Introduo ................................................................................................................ 03
2.Flip-Flops ou BI-ESTVEIS ................................................................................... 04
2.1. Latches ................................................................................................................ 04
2.1.1. Latch SR com Portas NOR .............................................................................. 05
2.1.2. Latch SR com Portas NAND............................................................................ 05
2.1.3. Latch SR com ENABLE ................................................................................. 06
2.1.4. Latch D............................................................................................................. 07
2.2. Flip-Flop ............................................................................................................... 07
2.2.1 Flip flop SR Mestre Escravo .............................................................................. 08
2.2.2. Flip flop JK Mestre Escravo ............................................................................. 09
2.2.3. Flip-Flop Edge-Triggered...................................................................................10
2.2.4. Flip-Flop JK Sensvel a Borda de Subida ..........................................................11
2.2.5. Flip-Flop T .........................................................................................................11
2.3. Entradas Assncronas ............................................................................................12
2.4. Glossrio de Flip-Flops e Registradores ...............................................................12
2.5.Aplicaes e Exerccios ........................................................................................ 13
2.6. Glossrio Consideraes prticas para Projetos Digitais ..................................... 15
2.7. Registradores ........................................................................................................ 16
2.7.1. Registradores de Deslocamentos Sncrono ................................................... 16
3. PROJETO DE CIRCUITOS SEQNCIAS ..........................................................18
3.1. Caractersticas e Estrutura de Mquinas Seqncias Sncronas ............................18
3.2. Tipos de Mquinas Seqncias ............................................................................19
3.2.1. Procedimento para Anlise de uma MSS ...........................................................20
3.3. Procedimento para Projeto para Mquinas de Estado .......................................... 27
3.4. Tabela de Estado .................................................................................................. 27
3.5. Exerccios de Diagrama de Estados ..................................................................... 29
3.6. Seleo das Variveis de Estado .......................................................................... 34
3.7. Tabela de Transio ............................................................................................. 34
3.8. Tabela de Excitao ............................................................................................. 35
3.8. Equaes de Excitao e de Sada ....................................................................... 36
3.10. Procedimento de Projeto atravs de Equaes de Estado .................................. 37
3.11. Simplificaes na Mquina de Estado ............................................................... 42
4. MEMRIAS ........................................................................................................... 49
5. CONVEROSRES A/D e D/A ................................................................................. 59
5.1. Conversor Analgico/Digital .......................................................................... 59
5.2. Conversor Digital/Analgico ...........................................................................67
7. BIBLIOGRAFIA .................... ............................................................................ 72
7. BIBLIOGRAFIA 69

3

CIRCUITOS SEQNCIAIS
1. INTRODUO

Os circuitos digitais at agora conhecidos pela disciplina de Circuitos Digitais
eram formados por lgica combinacional, onde as sadas em qualquer instante de
tempo so inteiramente dependentes das entradas presentes neste tempo.
Embora todo sistema digital seja constitudo por circuitos combinacionais,
muitos sistemas encontrados na prtica tambm incluem elementos de memria, estes
requerem que o sistema seja descrito em termos de lgica seqncial.
Um diagrama de blocos de um circuito seqncial mostrado na figura 1
abaixo. Este consiste de portas de lgica combinacional que recebem sinais binrios
de entradas externas e de sadas de elementos de memria e geram sinais de sadas
externas e de entradas de elementos de memria.

Figura 1 - Diagrama de blocos de um circuito seqncial

Um elemento de memria um dispositivo capaz de armazenar um bit de
informao. A informao binria armazenada em elementos de memria pode ser
mudada pelas sadas do circuito combinacional. As sadas dos elementos de memria,
so ligadas nas entradas dos gatilhos no circuito combinacional.
O circuito combinacional, por si mesmo, executa um processo de operao de
informao especfica, parte da qual usada para determinar o valor binrio para ser
armazenado em elementos de memria. As sadas dos elementos de memria so
aplicados no circuito combinacional e fixam, em parte, as sadas do circuito. O
processo claramente demostra que as sadas externas de um circuito so uma funo
no somente das entradas externas, mas tambm do estado presente de elementos de
memria.
O prximo estado dos elementos de memria so uma funo das entradas
externas e estados presentes. Assim, um circuito seqncial especificado por uma
seqncia de tempo das entradas, e estados internos.
Os circuitos seqnciais podem operar sncrona ou assincronamente.

4

Nos sistemas assncronos, as sadas dos circuitos lgicos podem mudar de
nvel lgico, sempre que o nvel de uma ou mais deste tambm mude. Nesta disciplina
sero focalizados os circuitos seqnciais sncronos.

2. FLIP-FLOPS ou BI-ESTVEIS

Os elementos de memria so usados em circuitos de seqncia que usam
clock e so chamados de flip-flops, onde estes circuitos so clulas binrias capazes
de armazenar um bit de informao. Um circuito flip-flop tem duas sadas, uma para o
valor normal e uma para o valor complementar do bit armazenado neste.
Nos sistemas sncronos, os instantes de tempo nos quais qualquer das sadas
pode ser alterada, so determinados por um sinal denominado clock. Este sinal, via
de regra, um trem de pulsos retangular ou uma onda quadrada.
Estes circuitos tambm so chamados de bi-estveis, por possurem duas
sadas estveis.
2.1. LATCHES

So circuitos bi-estveis capazes de guardar um bit de informao, assim podem ser
chamados de circuitos bsicos de memria.
2.1.1. Latch SR com portas NOR

Figura 1 - Latch SR com portas NOR

5

Equao de estado Smbolo

2.1.2. Latch SR com portas NAND

Figura 2 - Latch SR com portas NAND

.) det . ( 0
) ( ) 1 (
in est R S
S n Q R n Q
=
+ = +

R Q

S Q

6


2.1.3. Latch SR com Enable

Figura 3 - Latch SR com Enable

2.1.4. Latch D

Figura 5 - Latch D

.) det . ( 0
) ( ) 1 (
in est R S
R n Q S n Q
=
+ = +

Tabela caracterstica
EN S R Q(n+1) Q(n+1)
0 X X Q (n) Q (n)
1 0 0 Q (n) Q(n)
1 0 1 0 1
1 1 0 1 0
1 1 1 ---- ----

Smbolo

7


Para implementarmos um latch D com enable basta substituir o lacth RS
comum por um com entrada enable.

2.2. FLIP-FLOPS

Os sinais de sada de uma latch variam instantaneamente com a combinao de
suas entradas durante o pulso alto na entrada, j em flip-flops as sadas variam
somente durante a transio da entrada de controle (clk) esta transio chamada
disparo ou trigger.

Figura 6 - Circuito Digital com uso de Flip-flop

O uso de latches em circuitos seqnciais pode causar srios problemas, uma
vez que a entrada enable permanea em nvel alto, a sada dada pela combinao
instantnea das entradas que so geradas por uma lgica combinacional das sadas da
Latch.

Esta realimentao pode ocasionar oscilaes no sinal de sada e como
resultado os sinais de sada do sistema sero indeterminados.
Um bom exemplo o circuito da figura 7 abaixo:

D n Q = + ) 1 (

8

Figura 7 - Circuito Digital com realimentao

Existem duas maneiras de combinarmos latches para formarmos um flip-flop.
Uma combinarmos duas latches fazendo com que o estado das sadas s mude no
nvel alto ou baixo da entrada de clock. Tais circuitos so chamados flip-flops mestre-
escravo. Uma outra maneira produzir um flip-flop que seja disparado somente a
transio do sinal de clock (0 para 1) ou (1 para zero).

2.2.1. Flip-Flop SR Mestre-Escravo

Figura 8 - Flip-Flop RS Mestre-Escravo

Como mostra a figura 8 este flip-flop consiste de duas latches e um inversor.
Conforme a figura acima a latch da esquerda chamada mestre e a da direita
escravo.
Quando a entrada de clock 1 o mestre est habilitado, portanto variaes na
entrada produzem variaes na varivel intermediria Y, o escravo por sua vez est
desabilitado atravs do inversor.

Tabela caracterstica
EN K J Q(n+1)
0 X X Q (n)
1 0 0 Q (n)
1 0 1 1
1 1 0 0
1 1 1 Indefinido

9

Quando a entrada clk zero o processo se inverte e o mestre que est
desabilitado, mantendo Y e Y fixos, que por sua vez produziram as sadas do escravo
Q e Q .
Este tipo de combinao para se produzir um flip-flop chamado flip-flop
sensvel a nvel.

2.2.2. Flip-Flop JK Mestre-Escravo

O flip-flop JK uma modificao realizada no "RS", visto anteriormente para
evitar termos o estado proibido fazendo com que esta combinao das entradas tenha
uma funo especfica, isto , o complemento da sada.

Figura 9 - Flip-Flop JK Mestre-Escravo

) ( ) ( ) 1 ( n Q K n Q J n Q + = +

10

2.2.3. Flip-Flop Eddge-triggered

Um flip-flop disparado na borda ignora o pulso de sincronismo, enquanto este
possui um nvel constante e dispara somente na transio do sinal de sincronismo. Os
flip-flops disparados na transio positiva (0 para 1) so ditos sensveis a borda de
subida (positive edge), enquanto que os trigados a transio negativa (1 para 0) so
sensveis a borda de descida (negative edge).
A figura abaixo mostra o diagrama lgico de um flip-flop tipo D sensvel a
borda de subida.

Figura 10 - Diagrama lgico de um flip-flop tipo D sensvel a borda de subida.

Como pode-se observar este circuito tem a mesma forma do mestre-escravo
estudado anteriormente, porm a latch mestre substituda por uma tipo D e um
inversor adicionado.
Com a latch mestre do tipo D este flip-flop exibe um comportamento de
disparo sensvel a borda ao invs de nvel (mestre-escravo).
Quando a entrada de clock igual a zero, a latch mestre habilitada e transfere
o valor da entrada D, enquanto que a latch escravo esta desabilitada fazendo com que
a sada no mude.
Quando uma transio positiva ocorre, a entrada de clock vai para 1. Isto
desabilita o mestre e habilita a latch escravo para que esta transfira para a sada do
flip-flop o valor do mestre. Assim o valor da sada do flip-flop o valor da entrada
imediatamente anterior a transio de subida do sinal de clock. Enquanto a entrada de
clock estiver em nvel alto a sada permanece inalterada, pois o mestre est
desabilitado e finalmente a transio negativa (1 para 0) , o escravo desabilitado
mantendo a sada constante.

2.2.4. Flip-Flop JK Sensvel a Borda de Subida

Figura 11 - Flip-flop tipo JK sensvel a borda de subida.
11

Equao de Estado

2.2.5. Flip-Flop T

A T (toggle) flip-flop muda de estado a cada pulso de clock , pode ser
construdo a partir de um flip-flop tipo T ou flip-flop JK.

Figura 12 - Flip-flop tipo T .

2.3. Entradas Assncronas

Flip-flops freqentemente possuem entradas especiais para preset ou clear da
sada assincronamente ,isto , independentemente da entrada de clock.
Tambm podem ser ativadas em nvel alto ou baixo dependendo do dispositivo
utilizado, comercialmente existem uma grande variedade de flip-flops com entradas
diretas ativadas em nvel alto ou baixo, que podem ser escolhidos convenientemente
conforme a aplicao. Afigura abaixo demonstra smbolo de um flip-flops JK com
entradas diretas de preset e clear ativas em nvel baixo.(CI 7474).

2.4. Glossrio - Flip flops e Registradores

Active-Low (Ativo em baixo): A entrada ou a sada de um terminal deve possuir o
sinal LOW para estar habilitado ou ativo.
Asynchronous (Assncrono): a condio em que a sada de um dispositivo troca seu
estado instantaneamente com a mudana da entrada independente do sinal de
relgio.
Clock (relgio): Os dispositivos usam um sinal digital peridico, que altera seu estado
de LOW para HIGH, constantemente.
Combinational Logic (Lgica Combinacional): usado por muitos componentes
bsicos (AND, OR, NOR, NAND) para formar funes lgicas mais complexas.
Complement (Complemento): Estado digital oposto - 0 o complemento de 1 e vice-
versa.
Digital State (Estado digital): Nvel lgico de um circuito digital.

) ( ) ( n Q K n Q J A + =

12
Disabled (Desabilitado): Condio na qual a entrada e a sada de um circuito digital
no esto aptos a aceitar ou transmitir estados digitais.
Edge Triggered (Trigado pela borda): O dispositivo digital s estar habilitado a
aceitar entradas ou alterar sadas somente na borda positiva ou negativa do sinal
de controle ou de relgio.
Enabled (Habilitado): A condio na qual o circuito est apto a receber ou transmitir
estados digitais.
Flip Flop (Flip flop): Circuito capaz de armazenar nvel lgico 0 ou 1 baseado em
nveis lgicos seqenciais.
Function Table (Tabela verdade): Indica as combinaes mais importantes de
entrada e sada dos estados de um dispositivo.
Latch (latch): Capacidade de armazenar um particular estado digital. O circuito
armazena o nvel lgico mesmo depois de alterada a entrada.
Level Triggeres (nvel trigado): veja Pulse Triggered.
Master-Slave (Mestre-Escravo): Dispositivo de controle constitudo de duas sees:
seo Mestre, que recebe os dados enquanto o relgio HIGH, e a seo
Escravo, que recebe os dados do Mestre quando o relgio vai a LOW.
Negative Edge (Borda negativa): Quando a borda do relgio ou o pulso do trigger
transita de HIGH para LOW.
Noise (Rudo): Qualquer flutuao na tenso geradora momento de chaveamento,
cargas eletrostticas podem causam irregularidades nos nveis das tenses: HIGH
e LOW de um sinal digital. Pode provocar erros nas leituras dos nveis lgicos.
Octal (ctuplo): Um grupo de oito. Um flip flop octal constitudo de 8 flip flops em
um encapsulamento.
Positive Edge (Borda positiva): Quando a borda do relgio ou pulso de trigger
transita de LOW para HIGH.
Pulse Triggered (Pulso trigado): O termo se d ao dispositivo digital que pode aceitar
pulsos de entrada durante os sinais de controle ou de relgio.
Register (Registrador): Grupo de flip flops ou latches que so usados para armazenar
palavras binrias e so controlados por um relgio ou sinal de controle comum.
Reset (Reset): A condio que produz o estado digital LOW.
Sequential Logic (Lgica Seqencial): Circuito digital que envolve o uso de
seqncias d pulso de tempo em conjunto com dispositivos de armazenamento
como flip flops e latches e CIs funcionais como contadores ou registradores de
deslocamento.
Set (Seta): A condio que produz o estado digital HIGH.
Setup Time (Tempo de Setup): Tempo durao da borda ativa do pulso de trigger
(sinal de controle), necessrio para estabilizar o sinal de entrada do dispositivo
digital.
Store Register (Registro de armazenamento): Dois ou mais circuitos de
armazenamento de daos (como flip flops ou latches) usados em conjunto para
armazenar bits de informaes.
Strobe Gates (Componentes de controle): Um componente de controle usado para
habilitar ou desabilitar entradas ou sadas de um dispositivo digital particular.
Synchronous (Sncrono): A condio na qual a sada de um dispositivo operar
somente em sincronismo com um pulso especfico ou sinal de trigger - HIGH ou
LOW.

13
Toggle (Troca): Em um flip flop, toggle quando o nvel lgico Q muda para Q e Q
muda para Q.
Transition (Trnsito): Instante da transio do estado digital HIGH para LOW ou
LOW para HIGH.
Transparent Latch (Latch transparente): Dispositivo assncrono no qual as sadas
armazenaro os estados mais recentes das entradas. A sada imediatamente segue
os estados das entradas sem esperar a chegada do pulso de trigger e mantm os
estados mesmo depois das entradas serem removidas ou desabilitadas.
Trigger (Disparo): O sinal de controle de entrada de um dispositivo digital usado
para especificar o instante em que o dispositivo aceita as entradas ou muda as
sadas.

2.5. Aplicaes e Exerccios
2.5.1. Uso do flip flop octal do tipo D em uma aplicao com Microcontrolador

Muitos dos latches e flip-flops bsicos esto disponveis em CIs octais. Nesta
configurao, esto oito latches ou flip flops em um simples encapsulamento.
Se todos os oitos latches ou flip flops so controlados por um relgio comum,
isto chamado de registrador de 8 bits. Um exemplo de registrador de 8 bits a base de
flip flops o CMOS 74HCT273 de alta velocidade (disponvel nas famlias TTL LS e
S). O 74273 contm 8 flip flops do tipo D, todos controlados com por um relgio
comum (Cp) trigados pela borda. Na borda positiva do Cp, os 8 bits de dados de D0 a
D7 so controlados nos 8 D flip flops e a sada de Q0 a Q7. O 74273 possui um reset
mestre ( M
r
) ativo em baixo (LOW), o qual proporciona um reset assncrono para
todos os flip flops.
Uma aplicao do 74273 D flip flop mostrada abaixo. usado um
registrador update e hold. A cada 10s ele recebe um pulso de relgio do
microcontrolador 68HC11 da Motorola. Os dados esto em D0 - D7 e a cada borda
positiva do relgio so dirigidos para os registradores e sadas Q0 - Q7.

14
O sensor de temperatura analgico usado para fornecer uma tenso de sada
proporcional temperatura em graus centgrados. O microcontrolador 68HC11 tem a
capacidade de ler valores de tenso analgica e converter em valor digital equivalente.
O software do microcontrolador converte a palavra digital em cdigo BCD de sada
para o mostrador.
A sada BCD do 68HC11 est em constante atualizao de acordo com as
flutuaes da temperatura. Uma maneira de estabilizar essas flutuaes dos dados o
uso de um registrador controlado, como o 74HCT273. O registrador s envia os dados
para a sada a cada 10s, facilitando assim a leitura.

Exerccio 10-2: Usando a ferramenta da Xilinx desenhe a forma de onda da sada Q
para um S-R flip flop.

G

S

R

Q

Exerccio 10-15:
O smbolo lgico de meio flip flop dual tipo D 7474, apresentado na figura
abaixo:
a) Usando a ferramenta da Xilinx, desenhe a sada Q com as entradas
indicadas no diagrama.

15
2.6. Glossrio - Consideraes Prticas para Projetos Digitais

Duty Cycle: (Razo Cclica): A razo entre a durao de tempo em que a onda
peridica HIGH pelo perodo total da onda.
Float (flutuao): A condio na qual a entrada ou a sada em um circuito no nem
HIGH nem LOW devido ao fato de no estar conectado diretamente a um nvel de
tenso high ou low.
Hold Time (Tempo de espera): A durao de tempo, depois da borda do clock estar
ativa, que deve ser respeitado at que os dados estejam seguros para o seu
reconhecimento.
Hystetesis (Histerese): Em digitais, especialmente nos CIs Schmitt triggers,
Histerese a diferena de tenso entre o nvel positivo de chaveamento e o nvel
negativo de chaveamento.
Jitter: Termo usado em eletrnica digital para descrever formas de onda que possuem
algum grau de rudo eletrnico, causando rudo na subida e queda entre e durante a
transmisso do nvel.
Power-Up: Termo usado para descrever o evento ou estado inicial quando se liga
um CI ou sistema digital
Pull_Down Resistor: Resistor com uma terminao ligada a LOW e a outra conectada
na entrada ou sada de uma linha, tal que, quando a linha est flutuando, a tenso nesta
linha ser instantaneamente colocada no estado LOW.
Pull_Up Resistor: Resistor com uma terminao ligada a HIGH e a outra conectada
na entrada ou sada de uma linha, tal que, quando a linha est flutuando, a tenso nesta
linha ser instantaneamente colocada no estado HIGH.
Race Condition: A condio na qual o nvel digital (1 ou 0) est mudando de estado
no mesmo instante em que a borda de clock de um dispositivo sncrono, faz com que
o nvel do sinal de entrada neste tempo seje indeterminado.
SPST Switch (Chave SPST): Abreviao de polo simples, polo throw. Uma chave
SPST usada para fazer ou interromper o contato com uma linha eltrica simples.

2.6. REGISTRADORES

Grupo de flip flops que tem por funo armazenar bits.
1 flip flop armazena 1 bit
n flip flops armazenam n bits

2.6.1. Registradores de Deslocamentos Sncronos
Funo: Deslocamento da informao contida para a esquerda ou para a
direita.
Aplicao: - Transmisso Serial
- Converso srie paralela
- Multiplicao e Diviso por 2
Diagrama Lgico de um registrador de deslocamento universal.
16

Funo de Entrada dos Flip flops:

D
A0
= I
L
S
L
+ X
0
P + A
1
S
R

D
A1
= A
0
S
L
+ X
1
P + A
2
S
R

D
A2
= A
1
S
L
+ X
2
P + A
3
S
R

D
A3
= A
2
S
L
+ X
3
P + I
R
S
R

Pode ser acrescentado algo dos livros.

Introduo:
Registradores so necessrios em sistemas digitais para armazenar
temporariamente um grupo de bits. Bits de dados (1s ou 0s) necessitam em sistemas
digitais ser temporariamente copiados, movidos, deslocados para a direita, deslocados
para a esquerda uma ou mais posies.
Um registrador de deslocamento facilita a manipulao desses bits de dados.
Muitos registradores de deslocamento podem lidar com movimento paralelo de bits,
assim como movimento serial, e podem ser usados para a converso paralela e serial
paralela.

Tipos de Registradores de Deslocamento:
Converso paralela para serial
Registrador Recirculante
Converso serial para paralela
Contador em anel e Contador Johnson Shiff

Registrador de deslocamento 74164 8 bits entrada serial, sada paralela.
O 74164 possue duas entradas seriais (D
Sa
e D
Sp
), lidas em sincronismo com a
borda positiva do clock (C
P
). Cada borda do pulso positivo deslocar os bits de dados
17
uma posio para a direita. O MR ativo em LOW, isto , ele reseta todos os flip
flops quando possui pulso LOW.

Exerccio: Montar o circuito com a ferramenta Xilinx usando o diagrama
lgico e desenhe a forma de onda para uma converso de serial para paralela do
nmero binrio 11010010 usando o 74161, usando os seguintes sinais.

MR

Clk 0 1 2 3 4 5 6 7 8 9 10

Strobe

C
p
1 2 3 4 5 6 7 8

D
Sb
1 1 0 1 0 0 1 0

3. Anlise de Circuitos Seqnciais

3.1. Caractersticas e Estrutura das Mquinas Seqncias
Sncronas

Um circuito seqencial caracteriza-se por ter a sua sada, ou uma amostra da
sada, realimentada para a entrada.
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Das
Dsb
Cp

MR
18

Figura 1 - Diagrama de blocos de um sistema seqencial.

Em outras palavras isto quer dizer que a prxima sada de uma mquina
seqencial depende das entradas atuais e da sada atual desta mquina seqencial. A
figura1 mostra um diagrama caracterstico de um sistema seqencial.
Nos circuitos seqenciais podemos encontrar duas diferenas com relao a
figura acima:

1) A lgica de sada pode no existir. Neste caso a sada da mquina
seqencial o Estado Atual que corresponde a sadas dos flip-flops ou memria.

2) A sada tambm funo das entradas e no funo nica e exclusiva do
estado atual.
A estrutura de uma mquina seqncial ( ou de estados) dividida em blocos
de lgica combinacional e de elementos de memria (flip-flops). Os blocos
combinacionais por sua vez geram os sinais de sada e as funes de entrada (ou
excitao) para os blocos de memria que fornecero o prximo estado da mquina.
As mquinas de estado podem ser classificadas em dois tipos, conforme a
gerao das sadas, Mquina de Mealy e Mquina de Moore.

3.2. Tipos de Mquinas Seqenciais

Quando a sada de uma mquina seqencial funo apenas do estado atual
esta mquina chamada de Moore, e quando a sada funo das entradas e do
estado atual a mquina chamada de Mealy.

19
As mquinas de Moore podem ser representadas por diagramas de estado
onde um crculo representa o estado atual, e uma seta representa a transio entre dois
estados (atual e futuro).

Neste caso, dentro de cada crculo, que representa o estado, coloca-se uma
letra ou nmero que identifique o estado e o valor das sadas correspondentes a este
estado, e em cada flecha que representa uma transio, coloca-se o valor das entradas
do circuito.

As mquinas de Mealy podem ser representadas por diagramas de estado
onde um circulo representa o estado atual, e uma seta representa a transio entre dois
estados (atual e futuro).

Neste caso dentro de cada crculo, que representa o estado, coloca-se uma
letra ou nmero que identifique o estado, e em cada flecha, que representa uma
transio, coloca-se o valor das entradas e das sadas.

Com estas mquinas seqenciais sncronas (MSS) possvel fazer contadores
de qualquer seqncia, inclusive contadores tipo up/down, que contam
incrementando ou decrementando. Neste tipo de contador uma entrada indica o
sentido correto de contagem.

Na figura 2, abaixo podemos ver o diagrama de estados para um contador up/down
de 2 bits.

Figura 2 - Diagrama de estados para um contador up/down

Diagrama de estados de um contador up/down de 2 bits. ud uma entrada
que determina o sentido da contagem.
Repare que cada estado da MSS est associado a sada dos flip-flops. Apesar
disto os nomes dos estados poderiam ser qualquer nmero ou letra.

20

Neste exemplo, apenas como funo mnemnica, o nome dos estados e o
valor de sada do contador so os mesmos. No caso de contadores os estados
costumam no ter nomes ficando definido apenas pelas sadas dos flip-flops.
Na prtica podemos projetar mquinas com conjuntos de sadas Mealy e
Moore, porm esta distino necessria em projetos com dispositivos de lgica
programvel.
O bloco de memria de estado pode ser construdo com qualquer dos flip-
flops estudados no captulo 2.

3.2.1. Procedimento para Anlise de uma MSS

Considere a definio formal abaixo

PE = F (EA,X)
Z = G (EA,X) ou Z = G (EA)

Onde:

PE prximo estado
EA estado atual
X entradas
Z sadas

Lembrando que o conceito de estado implica no conhecimento do passado do
circuito. A anlise de mquinas de estado pode ser dividida em trs passos bsicos.

1) Identificar as funes de prximo estado e sada F e S, respectivamente.

2) Atravs de F, G e da equao de estado do flip-flop usado no bloco de
memria, montar a tabela de estado que especifica completamente o
prximo estado e sadas do circuito para qualquer possvel combinao de
estado atual e entradas.

3) Opcionalmente o diagrama de estado pode ser construdo. Este diagrama
fornece a mesma informao da tabela de estado em uma forma grfica,
conforme figura 3.

21

Figura 3 - Tabela de estado em forma grfica

As equaes de entrada ou excitao so dadas por:

Para o flip-flop tipo D temos que as equaes de estado ou transio so dadas
por:

Assim podemos montar a tabela de transio do bloco de memria como:

EA PE/EN=0 PE/EN=1
Qo Q1 Qo(n+1) Q1(n+1) Qo(n+1) Q1(n+1)
0 0 0 0 0 1
0 1 0 1 1 0
1 0 1 0 1 1
1 1 1 1 0 0

EN Qo EN Qo Do + =

EN Qo Q EN Qo Q EN Q D + + = 1 1 1 1

EN n Qo EN n Qo Do n Qo + = = + ) ( ) ( ) 1 (

EN n Qo n Q EN n Qo n Q EN n Q D n Q + + = = + ) ( ) ( 1 ) ( ) ( 1 ) ( 1 1 ) 1 ( 1

22

A equao de sada dada por : MAX = Q1QoEN

E finalmente a tabela de estado que fornecer o comportamento do sistema
seqncial obtida convencionalmente chamando os estados atuais por letras como:
A para Qo(n) +0 e Q1(0) = 0, B para 0 1,C para 1 0 , D para 1 1.

EA PE Z
----------- EN=0 EN=1 ------------
A A B 0
B B C 0
C C D 0
D D A 1

Para termos uma representao grfica podemos construir o diagrama de
estados. A flecha entre um estado e outro representa uma transio do sinal de clock,
enquanto que os valores das entradas e sadas so representados ao lado de cada
transio no formato Entrada/Sada.
Assim o diagrama de estados para o exemplo proposto dado na figura 4:

Figura 4 - Diagrama de Estados

Como podemos observar a mquina de estado proposta foi construda com
arquitetura Mealy. O diagrama da figura 5 abaixo, mostra a representao de uma
mquina similar com arquitetura Moore, onde dentro de cada estado temos o fator de
sada.
23

Figura 5 - Diagrama da Mquina de Moore

Portanto uma anlise completa de um sistema seqncial engloba os seguintes
passos:

1) Determinar as equaes de excitao para as entradas de controle dos flip-
flops.

2) Substitua as equaes de excitao nas equaes caractersticas (ou de
estado) dos flip-flops para obter as equaes de transio.

3) Construa a tabela de transio com as equaes de transio.

4) Determine as equaes de sada.

5) Adicionar os valores de sada tabela de transio, para cada estado
(Moore) ou estado/entrada (Mealy) criando a tabela de estado.
Opcionalmente pode-se dar nomes aos estados ao invs do cdigo binrio
das sadas dos flip-flops.

6) Desenhe o diagrama de estado.

A figura 6, mostra uma mquina de estados com flip-flops JK.

24

Figura 6 - Mquina de estados com flip-flops JK.

O procedimento para anlise o mesmo s lembrando que agora a equao
caracterstica do flip-flop :

1) EQUAES DE EXCITAO

2) EQUAES DE TRANSIO

) ( ) ( ) 1 ( n Q K n Q J n Q + = +

Y X Jo =

1 Q Y Y X Ko + =

Y Qo X J + = 1

Qo Y X Qo Y K + = 1

Qo Ko Qo J n Qo + = + ) 1 (

Qo Q Y Y X Qo Y X n Qo + + = + ) 1 ( ) 1 (

Qo Q Y Y X Qo Y X n Qo + = + ) 1 ( ) 1 (

Qo Q Y Y X Qo Y X n Qo + + + = + ) 1 )( ( ) 1 (

25

3) EQUAES DE SADA

4) TABELA DE TRANSIO

EA PE / Sada
Entradas X Y
Q1(n) Qo(n) 0 0 0 1 1 0 1 1
0 0 0 0 /0 1 0 /1 0 1 /0 1 0 /1
0 1 0 1 /0 1 1 /0 1 0 /0 1 1 /0
1 0 1 0 /0 0 0 /0 1 1 /0 0 0 /0
1 1 1 1 /0 1 0 /0 0 0 /1 1 0 /1

X Y Q1(n) Qo(n) J1 K1 Jo Ko Q1(n+1) Qo(n+1)
0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 1
0 0 1 0 0 0 0 0 1 0
0 0 1 1 0 0 0 0 1 1
0 1 0 0 1 1 0 0 1 0
0 1 0 1 1 0 0 0 1 1
0 1 1 0 1 1 0 1 0 0
0 1 1 1 1 0 0 1 1 0
1 0 0 0 0 0 1 1 0 1
1 0 0 1 1 1 1 1 1 0
1 0 1 0 0 0 1 1 1 1
1 0 1 1 1 1 1 1 0 0
1 1 0 0 1 1 0 0 1 0
1 1 0 1 1 1 0 0 1 1
1 1 1 0 1 1 0 1 0 0
1 1 1 1 1 0 0 1 0 (1) 0

Qo Q Y Qo Q X Qo Y X Qo Y X n Qo + + + = + 1 1 ) 1 (

Qo n Q Y Qo n Q X n Qo Y X n Qo Y X n Qo + + + = + ) ( 1 ) ( 1 ) ( ) ( ) 1 (

1 1 ) ( 1 1 ) 1 ( 1 Q K n Q J n Q + = +
1 ) ) ( ( ) ( 1 ) ( ) 1 ( 1 Q Qo Y X n Qo Y n Q Y Qo X n Q + + + = +

Qo Q Y Qo Q X Qo Q Y Q Y X Q Y Qo Q X n Q + + + + + = + 1 1 1 1 1 1 ) 1 ( 1

Qo Q Y Qo Q X Z + = 1 1
26

Qo Y X Qo Y K + = 1

5) TABELA DE ESTADO PARA : A= 0 0 ; B= 0 1 ;C= 1 0;D= 1 1

EA PE / Z
Entradas X Y
0 0 0 1 1 0 1 1
A A /0 C /1 B /0 C /1
B B /0 D /0 C /0 D /0
C C /0 A /0 D /0 A /0
D D /0 C /0 A /1 C /1

Figura 7 - Diagrama da Mquina de estado

Qo Q Y Qo Q X Qo Q Y Q Y X Q Y Qo Q X Q + + + + + = 1 1 1 1 1 1 * 1

Qo Q Y Qo Q X Qo Y X Qo Y X Qo + + + = 1 1 *

Y Qo X J + = 1

Y X Jo =

1 Q Y Y X Ko + =

J K Q*
0 0 Q
0 1 0
1 0 1
1 1
Q

27

3.3. PROCEDIMENTO PARA PROJ ETO DE MQUINAS DE
ESTADO

Os passos para projeto de uma MSS tem incio em uma descrio ou
especificao de trabalho e ordem inversa ao procedimento de anlise
estudado no captulo anterior, como:

1) Construa a tabela e/ou diagrama de estados utilizando a descrio ou
especificao de trabalho desejada ao sistema digital.
2) Se possvel minimize o nmero de estados na tabela de estados.
3) Selecione um conjunto de variveis de estados [Qx(n),Qx(n+1)] e
relacionando as combinaes destas com os estados da tabela de estados.
4) Substitua as combinaes das variveis das variveis de estado na tabela de
estados para criar a tabela de transio, que mostra a prxima combinao
desejada para a varivel de estado e para cada combinao da entrada.
5) Escolha um tipo de flip-flop para a memria de estado.
6) Construa a tabela de excitao que mostra os valores de excitao em
funo das entradas e estados atuais.
7) Calcule as equaes de excitao que satisfazem a tabela de excitao
(mapas de Karnaught ou outro mtodo de simplificao.
8) Desenhe o diagrama lgico do circuito

3.4. TABELA DE ESTADO

Existem vrias maneiras de descrever uma mquina de estado, como
mapas ASM(Assembler) e linguagem de descrio de mquina de estados que
especifica indiretamente a tabela de estado. Porm aqui estudaremos apenas tabelas
que especificam diretamente o funcionamento da mquina.
A construo da tabela de estado ou diagrama de estado parte de uma
especificao ou descrio de trabalho, portanto utilizaremos um exemplo para
descrever o procedimento.

Exemplo1: Seja uma mquina seqncial que receba atravs de um par de
fios uma seqncia de pulsos e sinalize com nvel lgico "1" sempre que os trs
ltimos bits forem 1. (OBS.: O clock da mquina e da transmisso serial so
iguais)

Figura 8 - Mquina Seqncial

A figura 9, mostra o diagrama de estados a) por Moore e b) por Mealy

28

Figura 9 - Diagrama de estados a) por Moore e b) por Mealy

Claramente observando os diagramas de estado observamos que por
Mealy possvel obtermos uma reduo no nmero de estados, porm em alguns
casos a caracterstica assncrona das sadas Mealy pode trazer problemas. Nas
tabelas abaixo so mostrados os estados para ambos os diagramas acima
representados para o exemplo1.

EA PE / Z Z
X = 0 X = 1
A A B 0
B A C 0
C A D 0
D A D 1

(a) Tabela para Moore

EA PE / Z
X = 0 X = 1
A A /0 B /0
B A /0 C /0
C A /0 C /1

(b) Tabela para Mealy

29

3.5. EXERCCIOS DE DIAGRAMA DE ESTADOS

Exerccio 1
Projete um circuito sequencial observando o diagrama de estados e atribuio.
Use a tabela de estado reduzida, com atribuio binria - Atribuio 1. Use flip flop
JK. Apresentar o circuito lgico.

Tabela de Excitao do flip flop JK

Q(t) Q(t+1) J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Tabela de Atribuies de Estados Binrios reduzido

Estados Atribuio
1
Atribuio
2
a 001 000
b 010 010
c 011 011
d 100 101
e 101 111

Diagrama de Estado da Atribuio 1

30

Tabela de Excitao - Atribuio 1

Est. Atual Ent. Prx.Estado Sada do Circ. Comb. - Ent. FFs Sad
a
A B C X A B C JA KA JB KB JC KC Y
0 0 1 0 0 0 1 0 X 0 X X 0 0
0 0 1 1 0 1 0 0 X 1 X X 1 0
0 1 0 0 0 1 1 0 X X 0 1 X 0
0 1 0 1 1 0 0 1 X X 1 0 X 0
0 1 1 0 0 0 1 0 X X 1 X 0 0
0 1 1 1 1 0 0 1 X X 1 X 1 0
1 0 0 0 1 0 1 X 0 0 X 1 X 0
1 0 0 1 1 0 0 X 0 0 X 0 X 1
1 0 1 0 0 0 1 X 1 0 X X 0 0
1 0 1 1 1 0 0 X 0 0 X X 1 1

Mapas de Karnaught - Funes de entrada e sada

CX CX CX
JA 00 01 11 10 KA 00 01 11 10 JB 00 01 11 10
00 X X 00 X X X X 00 X X 1
AB 01 1 1 AB 01 X X X X AB 01 X X X X
11 X X X X 11 X X X X 11 X X X X
10 X X X X 10 1 10

JA = BX KA = CX JB = A X

CX CX CX
KB 00 01 11 10 JC 00 01 11 10 KC 00 01 11 10
00 X X X X 00 X X X X 00 X X 1
AB 01 1 1 1 AB 01 1 X X AB 01 X X 1
11 X X X X 11 X X X X 11 X X X X
10 X X X X 10 1 X X 10 X X 1

KB = C + X JC = x KC = X

CX
Y 00 01 11 10
00 X X
AB 01
11 X X X X
10 1 1

Y = AX

Desenhe o diagrama lgico do circuito 1:

31

Exerccio 2

Repetir o exerccio nmero 1 com Atribuio 2. Apresentar o circuito lgico.

Diagrama de Estado da Atribuio 2

Tabela de Excitao - Atribuio 2

Est. Atual Ent. Prx.Estado Sada do Circ. Comb. - Ent. FFs Sada
A B C X A B C JA KA JB KB JC KC Y
0 0 0 0 0 0 0 0 X 0 X 0 X 0
0 0 0 1 0 1 0 0 X 1 X 0 X 0
0 1 0 0 0 1 1 0 X X 0 1 X 0
0 1 0 1 1 0 1 1 X X 1 1 X 0
0 1 1 0 0 0 0 0 X X 1 X 1 0
0 1 1 1 1 0 1 1 X X 1 X 0 0
1 0 1 0 1 1 1 X 0 1 X X 0 0
1 0 1 1 1 0 1 X 0 0 X X 0 1
1 1 1 0 0 0 0 X 1 X 1 X 1 0
1 1 1 1 1 0 1 X 0 X 1 X 0 1

Mapas de Karnaught - Funes de entrada e sada

CX CX CX
JA 00 01 11 10 K
A
00 01 11 10 JB 00 01 11 10
00 X X 00 X X X X 00 1 X X
AB 01 1 1 AB 01 X X X X AB 01 X X X X
11 X X 11 X X 1 11 X X X X
10 X X X X 10 X X 10 X X 1

JA = B + CX KA = B x
JB = C X

32

CX CX CX
KB 00 01 11 10 JC 00 01 11 10 KC 00 01 11 10
00 X X X X 00 X X 00 X X X X
AB 01 1 1 1 AB 01 1 1 X X AB 01 X X 1
11 X X 1 1 11 X X X X 11 X X 1
10 X X X X 10 X X X X 10 X X

KB = X + C JC = B KC = x

CX
Y 00 01 11 10
00 X X
AB 01
11 X X 1
10 X X 1

Y = AX

Desenhe o diagrama lgico do circuito 2:

Exemplo 3:
Um somador completo, conforme figura abaixo, recebe duas entradas externas
X e Y, a terceira entrada Z vem de uma sada de um flip flop D. A sada carry (vai-
um) transferida para o flip flop a cada pulso de clock. A sada externa S resulta da
soma de X, Y e Z. Assuma que X e Y varie aps a transio de descida do pulso de
clock.

Somador

Completo
Q

D
C
X
Y
Z C
S
33

Exemplo 4:
Projete um circuito sequencial com dois flip flops e uma entrada. Quando a
entrada for igual a 1, a sada do flip flop repete a seqncia 00, 01, 10. Quando a
entrada for igual a zero, eles repetem as seguintes seqncias: 11,10,01. Projete o
circuito com:
a) Flip flop tipo T
b) Flip Flop tipo D

Exemplo 5:
Projete um circuito com um flip flop e duas entradas conforme mostrado no
diagrama de temporizao abaixo. A sada do flip flop setada quando A=1 e B=0, e
limpada quando A=1 e B=1 e deixada no mesmo estado nos outros casos.

Exemplo 6:
Projete um circuito seqencial cujo diagrama de estados dado. Use flip flops
tipo RS.

0 1
11/ 0
00 / 1
00 / 0
01 / 1
10 / 1
01 / 0
10 / 0
11 / 1
Clock
A
B
Q
t
t
t
t
34

3.6. SELEO DAS VARIVEIS DE ESTADO

A seleo das variveis de estado consistem em determinarmos o cdigo
binrio de cada estado que ser formado pelas sadas dos flip-flops. Ambos os
exemplos 1(a) e 1(b) necessitam no mnimo de 2 flip-flops para que possamos
representar todos os estados, pois temos combinaes possveis ( onde n o
nmero de flipflops).
Convenientemente podemos selecionar um outro tipo de cdigo para os
estados utilizando mais flip-flops, isto resultar em um nmero menor de portas para
gerarmos os sinais de excitao dos flip-flops (equao de excitao menor). A tabela
abaixo mostra alguns cdigos usuais onde o projetista deve escolher conforme a
necessidade e aplicao.

Estados BCD One-Hot Quase One-Hot
A 0 0 0 0 0 1 0 0 0
B 0 1 0 0 1 0 0 0 1
C 1 0 0 1 0 0 0 1 0
D 1 1 1 0 0 0 1 0 0

Como pode ser observado os cdigos da terceira e quarta coluna da tabela
exigem um nmero maior que o mnimo expressado na segunda coluna, porm estes
resultaram em um nmero menor de portas para construir a equao de excitao. A
diferena entre os cdigos ONE-HOT e QUASE ONE-HOT est no estado inicial
"A", para nosso circuito, pois a inicializao do sistema facilmente obtida atravs
das entradas diretas de clear (000) e preset (111) dos flip-flops.
Em alguns casos o nmero de estados menor que o nmero de combinaes
possveis das sadas dos flip-flops , com isto existiro estados no usados (ou
ilegais) como exemplo 1(b) por Mealy. Nestes casos existem duas aproximaes:

- Mnimo risco - Esta aproximao assume que o sistema pode ir para um
estado ilegal por motivo de falha no hardware, ou uma entrada insperada
ou erro no projeto, Ento todas as combinaes no usadas so
identificadas e se caso qualquer destas ocorrerem imediatamente o sistema
ser levado ao estado inicial ou qualquer estado de segurana.
- Mnimo custo - esta aproximao assume que a mquina de estados jamais
encontrar um estado ilegal, com isto as combinaes no utilizadas
podem ser indicadas como "tanto faz" (X) na tabela de transio e assim
resultando em simplificaes nas equaes de excitao. Por outro lado
caso um estado ilegal ocorra um comportamento indefinido surgir.

3.7. TABELA DE TRANSIO

Para construirmos a tabela de transio basta substituirmos os nomes dos
estados pelas combinaes escolhidas para as variveis de estados como mostram as
tabelas a) e b) para os exemplos 1(a) e 1(b) respectivamente.

35

EA PE / Z Z
X = 0 X = 1
0 0 0 0 0 1 0
0 1 0 0 1 0 0
1 0 0 0 1 1 0
1 1 0 0 1 1 1

(a) Mquina de Moore

EA PE / Z
X = 0 X = 1
0 0 0 0 /0 0 1 /0
0 1 0 0 /0 1 0 /0
1 0 0 0 /0 1 1 /1

(a) Mquina de Mealy
(b)
3.8. TABELA DE EXCITAO

Estando com a tabela de transio concluda o prximo passo escolher o tipo
de flip- -flop a ser usado e montar a tabela de excitao que na verdade a tabela
de transio acrescida dos sinais de entrada dos flip-flops necessrios para que o
prximo estado seja alcanado no prximo disparo (trigger).
As tabelas a) e b) abaixo ilustram o procedimento para nosso exemplo1,
utilizando flip-flops do tipo JK e D, respectivamente.

X Y Q1(n) Qo(n) J1 K1 Jo Ko Q1(n+1) Qo(n+1)
0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 1
0 0 1 0 0 0 0 0 1 0
0 0 1 1 0 0 0 0 1 1
0 1 0 0 1 1 0 0 1 0
0 1 0 1 1 0 0 0 1 1
0 1 1 0 1 1 0 1 0 0
0 1 1 1 1 0 0 1 1 0
1 0 0 0 0 0 1 1 0 1
1 0 0 1 1 1 1 1 1 0
1 0 1 0 0 0 1 1 1 1
1 0 1 1 1 1 1 1 0 0
1 1 0 0 1 1 0 0 1 0
1 1 0 1 1 1 0 0 1 1
1 1 1 0 1 1 0 1 0 0
1 1 1 1 1 0 0 1 0 (1) 0

36

3.9. EQUAES DE EXCITAO E DE SADA

Agora utilizando mapas de Karnaught ou outro mtodo de simplificao
podemos retirar as equaes de excitao atravs das tabelas de excitao.

J1 K1

Jo Ko

Exemplo 1b

D1 Do

37

3.10. Procedimento de Projeto atravs das Equaes de Estado

Uma outra maneira para projeto de um circuito seqencial, consiste em retirar-
-se as equaes de excitao diretamente das equaes de estado. Ao contrrio do
mtodo grfico atravs da tabela de excitao, vista anteriormente, no mtodo de
projeto por equaes de estado as equaes de excitao so obtidas analiticamente
atravs da equao caracterstica do flip-flop utilizado no projeto. Portanto neste
mtodo o ponto inicial para o projeto so as equaes de estado que o descrevem,
estas equaes por sua vez contem a mesma informao que a tabela de estado.

Exemplo1 - Projete um circuito seqencial que tenha um comportamento
descrito pelas equaes de estado abaixo:

Como pode-se observar as equaes descrevem o comportamento de um
circuito com quatro flip-flops (A,B,C e D). Este circuito chamado de registrador de
deslocamento realimento do (feedback shift-register). Onde, a cada transio do sinal
de CLK, cada flip-flop desloca seu contedo para o prximo flip-flop e o estado de
determinados flip-flops determinaro o estado do primeiro flip-flop.
Neste tipo de procedimento a utilizao de flip-flop tipo "D" conveniente,
pois a equao caracterstica (1), implica que as equaes de excitao so iguais as
equaes de estado.

Equao caracterstica do flip-flop "D"

Portanto para o exemplo temos:

D C D C
n
A Q Q Q Q Q + =
+1

A
n
B Q Q =
+1

B
n
C Q Q =
+1

C
n
D Q Q =
+1

D Q
n
=
+1

D C D C DA + =

A DB =

B DC =

38

E o circuito fica:

Exemplo 2 - Projete um circuito seqencial com flip-flop JK que satisfaa as
seguintes equaes:

Agora com um flip-flop tipo JK necessrio a realizao de um processo de
casamento entre as equaes de estado acima com a equao caracterstica do flip-
flop "JK" abaixo:

equao do flip-flop JK

C DD =

D C A ACD C B A CD B A A
n
+ + + =
+1

C B A D C C A B
n
+ + =
+1

B C
n
=
+1

D D
n
=
+1

Q K Q J Q
n
+ =
+1

39

O processo de casamento consiste em arranjar e manipular as equaes de
estado para que estas fiquem no formato da equao caracterstica. Assim podemos
extrair as equaes de excitao J e K. Desta forma temos

- Para o flip-flop A

- Para o flip-flop B

A D C CD A C B CD B A
n
+ + + =
+
) ( ) (
1

) 1 ( + = + = D C B C B CD B JA

C B JA =

) ( ) ( D C D C D C CD KA + + = + =

C D D C KA + =

C B A B B D C C A B
n
+ + + =
+
) ( ) (
1

C B A D BC D C B BC A C B A B
n
+ + + + =
+1

B C A D C C A B D C C A B
n
+ + + + =
+
) ( ) (
1

D C C A JB + =

) ( ) ( ) ( C A D C C A C A D C C A KB + + + = + + =

) ( D C A KB + =

40

- Para o flip-flop C

- Para o flip-flop D

Logo:

Exemplo 3 - Resolva o exemplo 1
a
pelo mtodo de equaes de estado.

Tabela de Estado
X EA PE Z
Q1 Q0 Q1(n+1) Q0(n+1)
0 0 0 0 0 0
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 0 0 0
1 0 0 0 1 1
1 0 1 1 0 1
1 1 0 1 1 1
1 1 1 1 1 1

BC C B C C B B C
n
+ = + = =
+
) (
1

B JC =

B KC =

D D D D
n
+ = =
+
0 1
1

1 = = D D K J

41

Equaes de Estado

X \ Q1Q0 0 0 0 1 1 1 1 0
0 0 0 0 0
1 0 1 1 1

X \ Q1Q0 0 0 0 1 1 1 1 0
0 0 0 0 0
1 1 0 1 1

Aplicando o mtodo de casamento para o flip-flop JK, temos:

1
1
+ n
Q

1 0
1
1 Q X Q X Q
n
+ =
+

1
0
+ n
Q

1 0
1
0 Q X Q X Q
n
+ =
+

1 0
1
1 Q X Q X Q
n
+ =
+

1 1 1 0
1
1 ) ( Q X Q Q Q X Q
n
+ + =
+

1 1 0 1 0
1
1 Q X Q Q X Q Q X Q
n
+ + =
+

1 0 1 0
1
1 ) ( Q X Q X Q Q X Q
n
+ + =
+

0 1 Q X J =

) 1 ( 0 0 1 + = + = Q X X XQ K

X K = 1

42

3.11. Simplificaes na Mquina de Estados

Na maioria das vezes o diagrama de estados pode ser simplificado, pois
muitos estados ou so idnticos ou so equivalentes. Um estado dito idntico
quando conduz aos mesmos prximos estados, e produz as mesmas sadas. No
exemplo 3.1, a simplificao de estados redundantes foi deita pela eliminao direta
de estados idnticos.

Exemplo 3.1: Simplifique a tabela 1.1.
Na tabela 1.1, que representa uma
MSS, os estados B e D so
idnticos. Neste caso, esta tabela pode
ser reescrita substituindo-se a letra
D pela letra B.

Tabela 1.1: Tabela da verdade para o
exemplo 3.1.
E.A P.E. P.E.
- X=0 X=1
A B/0 C/1
B C/0 A/1
C D/1 B/0
D C/0 A/1
E D/0 C/1

Fazendo-se as substituies
necessrias na tabela 1.1 (os estados
D so trocados pelo estado B)
ainda existem estados idnticos como
podemos perceber na tabela 1.2. O
estados A e E podem ser
condensados em um nico estado A.
Tabela 1.2: Tabela da verdade j
simplificada para o exemplo 1.3.
E.A. P.E. P.E.
- X=0 X=1
A B/0 C/1
B C/0 A/1
C B/1 B/0
E B/0 C/1
1 0
1
0 Q X Q X Q
n
+ =
+

) ( 0 0 1 0
1
0 Q Q Q X Q X Q
n
+ + =
+

) 0 1 0 1 0
1
0 Q XQ Q Q X Q X Q
n
+ + =
+

0 1 0
1
0 ) 1 ( Q Q X Q XQ X Q
n
+ + =
+

) 1 1 ( 1 0 + + = = Q X XQ X J

X J = 0

1 0 XQ K =

43

Finalmente no h mais o que simplificar. A MSS original que possuia cinco estados e
necessitaria de trs flip-flops para ser implementada, ficou com apenas trs estados,
necessitando de apenas dois flip-flops. A tabela 1.3 corresponde a tabela 1.51simplificada ao
mximo.

Tabela 1.3: Tabela da verdade do exemplo 3.1. simplificada ao mximo.

E.A. P.E. P.E.
- X=0 X=1
A B/0 C/1
B C/0 A/1
C B/1 B/0

Note que na tabela 1.1. no foi possvel identificar a igualdade entre os estados A e
E. Algumas vezes isto acontece de tal forma que no possvel reconhecer estados iguais
pela simples anlise visual das tabelas da verdade. Nestes casos pode ser utilizada a tcnica da
partio para se efetuar a simplificao destas tabelas.

Nesta tcnica, todos os estados que conduzem as mesmas sadas so agrupados em
classes iguais. O nome dos novos estados ser formado pelo seu nome original e um nmero
que indica a classe a qual pertence este estado. A partir deste ponto, sempre que estados de
uma mesma classe conduzirem a prximos estados em classes diferentes, estes estados atuais
sero divididos em outras classes. Este procedimento repetido at que no existam mais
classes a serem criadas.

Exemplo 3.1: Simplifique a tabela 1.4 usando partio.

Tabela 1.4: Tabela da verdade de uma MSS hipottica.

E.A. P.E. P.E. Z Z
- X=0 X=1 X=0 X=1
A B C 0 0
B D E 0 0
C G E 0 0
D H F 0 0
E G A 0 0
F G A 1 0
G D C 0 0
H H A 0 0

A principio todos os estados fazem parte da classe 1. O estado F, porm, possui
sada diferente dos demais, portanto vai formar a classe 2.
44

E.A. P.E. X=0 P.E. X=1
A1 B1 C1
B1 D1 E1
C1 G1 E1
D1 H1 F2
E1 G1 A1
F2 G1 A1
G1 D1 C1
H1 H1 A1

Como F2 faz parte da classe 2, a classe 2 ser formada apenas pelo estado F2 at o
fim da simplificao. Na classe 1, D1 conduz a estados de diferentes classes (com relao
aos demais estados da classe 1) ento far parte da classe 3.

E.A. P.E. P.E.
- X=0 X=1
A1 B1 C1
B1 D3 E1
C1 G1 E1
D3 H1 F2
E1 G1 A1
F2 G1 A1
G1 D3 C1
H1 H1 A1

Como D3 o nico elemento da classe 3, a classe 3 ser formada apenas por D3
at o fim da simplificao. Mas na classe 1, B1 e G1 conduzem a prximos estados da
classe 3 e 1 nesta ordem ao passo que A1, C1, E1 e H1 conduzem a estados da classe
1 e 1. Logo B1 e G1 faro parte da classe 4.

E.A. P.E. P.E.
- X=0 X=1
A1 B4 C1
B4 D3 E1
C1 G4 E1
D3 H1 F2
E1 G4 A1
F2 G4 A1
G4 D3 C1
H1 H1 A1

Como B4 e G4 formam a classe 4, a classe 4 ser formada apenas por B4 e
G4. Porm nota-se que A1, C1 e E1 conduz a classes diferentes de H1 o que
implica na criao da classe 5 para A1, C1 e E1.
45

E.A. P.E. P.E.
- X=0 X=1
A5 B4 C5
B4 D3 E5
C5 G4 E5
D3 H1 F2
E5 G4 A5
F2 G4 A5
G4 D3 C5
H1 H1 A5

Nesta fase da simplificao no h mais o que mudar. Todos os estados de uma mesma
classe conduzem a estados de classes iguais. Logo, todos os estados que pertencem a uma
mesma classe so estados semelhantes e sero agrupados juntos. Ento retomaremos a tabela
1.8 substituindo seus estados por:

Estados A, C e E sero representados por a
Estados B e G sero representados por b
Estado D ser representado por c
Estado F ser representado por d
Estado H ser representado por e

Desta forma obteremos a simplificao da tabela 1.4 (tabela 1.6).

Tabela 1.6: Tabela da verdade 1.4 simplificada ao mximo.

E.A. P.E. P.E.
- X=0 X=1
a b/0 a/0
b c/0 a/0
c e/0 d/0
d b/1 a/0
e e/0 a/0

Note que todos os estados que pertencem a uma mesma classe conduzem a estados que
pertencem a mesma classe quando X=0 e quando X=1. Entretanto a classe 2 e a classe 5
conduzem a classe 4 quando X=0 e a classe 5 quando X=1 mas no so iguais pois suas
sadas so diferentes!

Estas inmeras tabelas de partio poderiam ter sido agrupadas lado a lado conforme
podemos ver na tabela 1.7.
46

Tabela 1.7: Simplificao da tabela 1.4 colocando todas as tabelas de partio lado a lado.
C.S. quer dizer classe de sada e P.C.S. quer dizer prxima classe de sada.

E.A
.
P.E. P.E. Z Z C.S P.C.
S
P.C.
S
C.S P.C.
S
P.C.
S
C.S P.C.
S
P.C.
S
C.S
- X=
0
X=
1
X=
0
X=
1
- X=0 X=1 - X=0 X=1 - X=0 X=1 -
A B C 0 0 1 1 1 1 1 1 1 4 1 5
B D E 0 0 1 1 1 1 3 1 4 3 1 4
C G E 0 0 1 1 1 1 1 1 1 4 1 5
D H F 0 0 1 1 2 3 1 2 3 1 2 3
E G A 0 0 1 1 1 1 1 1 1 4 1 5
F G A 1 0 2 1 1 2 1 1 2 4 1 2
G D C 0 0 1 1 1 1 3 1 4 3 1 4
H H A 0 0 1 1 1 1 1 1 1 1 1 1

Uma outra forma de fazer a simplificao por carta de implicao. Nesta carta so
evidenciadas todas as condies para que dois estados sejam iguais. Para exemplificar vamos
usar a mesma MSS usada anteriormente. A tabela 1.8 uma cpia da tabela 1.6.

Na carta de implicao montamos uma espcie de mapa onde so anotadas todas a
condies para que um estado seja igual a outro estado. Para isto construmos um mapa onde
na primeira coluna e na ltima linha so colocados os estados da MSS. Na interseo de cada
uma destas linhas e colunas so anotadas as condies para que estes estados sejam iguais.
Aos poucos surgiro condies que no podem ser satisfeitas o que impede a igualdade de
vrios estados. Estas impossibilidades vo sendo anotadas at que no existam mais. Neste
momento devemos anotar quais estados tem condio de serem iguais.

Tabela 1.8: Cpia da tabela 1.6.

E.A. P.E. P.E. Z Z
- X=0 X=1 X=0 X=1
A B C 0 0
B D E 0 0
C G E 0 0
D H F 0 0
E G A 0 0
F G A 1 0
G D C 0 0
H H A 0 0
47
Passo 1)
B BD
CE

C BG
CE
DG
D BH
CF
DH
EF
GH
EF

E BG
AC
DG
AE
AE GH
AF

F X

X

X

X

X

G BD CE DG
CE
DH
CF
DG
AC
X
H BH
AC
DH
AE
GH
AE
AF GH X DH
AC
A B C D E F G

Para montar esta carta de implicao devemos proceder da seguinte maneira:

-Na interceo da coluna A com a linha B vamos anotar o que necessrio para
que o estado A seja igual ao estado B: O estado B deve ser igual ao estado D e o
estado C deve ser igual ao estado E. Isto vem do fato de que os prximos estados e as
sadas de A e B devem ser iguais.
-Na interseo da coluna B com a linha C vamos anotar o que necessrio para
que o estado B seja igual ao estado C: O estado D deve ser igual ao estado G e o
estado E deve ser igual ao estado E.
-Na interseo da linha F com as outras colunas vamos anotar o que necessrio
para que o estado F seja igual aos demais estados: F no pode ser igual a ningum. Isto se
deve ao fato de que as sadas do estado F so diferentes das sadas de todos os demais
estados. Desta forma, esta linha marcada com a impossibilidade de simplificao - X.
-Devemos continuar preenchendo a carta de implicao desta maneira at que todas as
possibilidades tenham sido completadas.
-Todas as impossibilidades so anotadas com um X. Cada quadradinho marcado com
X pintado para facilitar a visualizao das impossibilidades.

Passo 2)
B BD
CE

C BG
CE
DG
D BH
CF X
DH
EF X
GH
EF X

E BG
AC
DG
AE
AE GH
AF X

F X

X X X X
G BD CE DG
CE
DH
CF X
DG
AC
X
H BH
AC
DH
AE
GH
AE
AF
X
GH X DH
AC
A B C D E F G

48

Da primerira para a segunda carta de implicao continuamos marcando todas as
impossibilidades. Neste caso todos as condies que dependiam do estado F so marcadas
com impossibilidade pois F no pode ser simplificado com ningum.

Passo 3)
B BD
CE X

C BG
CE
DG
X

D X X X

E BG
AC
DG
AE X
AE X
F X

X X X X
G BD
X
CE DG
CE X
X DG
AC X
X
H BH
AC
DH
AE X
GH
AE
X GH X DH
AC X
A B C D E F G

Nesta tabela constata-se que o estado D tambm no pode ser igual a nenhum outro
estado, todas as possibilidades de igualdade entre estados que dependam do estado D
tambm ficam impossibilitadas e so marcadas com um X.

Passo 4)
B X

C BG
CE
X
D X X X

E BG
AC
X AE X
F X

X X X X
G X CE X X X

X
H BH
AC X
X GH
AE X
X GH
X
X X
A B C D E F G

Nesta carta nota-se que todas as combinaes que dependam da igualdade entre os
estados B e H ou entre os estados G e H ficam impossibilitadas e so marcadas com
um X.

No havendo mais nada para simplificar podemos dizer que todas as possibilidades
representam estados iguais. No nosso caso o estado A igual ao estado C e ao estado E
pois a interseo entre a coluna A e as linhas C e E no foram marcadas com X. Da
mesma forma podemos dizer que o estado C igual ao estado E, o que j era de se
esperar pois A igual a estes dois estados.

49

Desta forma podemos montar uma tabela simplificada se substituirmos os estados da
tabela 1.9 por:

Estados A, C e E sero representados por a
Estados B e G sero representados por b
Estado D ser representado por c
Estado F ser representado por d
Estado H ser representado por e

Tabela 1.10: Tabela da verdade 1.9 simplificada ao mximo.

E.A. P.E. P.E.
- X=0 X=1
a b/0 a/0
b c/0 a/0
c e/0 d/0
d b/1 a/0
e e/0 a/0

4. MEMRIAS

As memrias so circuitos eletrnicos capazes de reter informaes sob a forma digital.
Elas podem reter 1 bit e neste caso especial podem ser constituidos, por exemplo, de um
Flip-Flop ou armazenar vrios bits formando palavras ou dados. Se este dado possui 8bits
chamada BYTE, se possui 16bits chamada WORD mas tambm pode conter qualquer
outra quantidade de bits.

Uma memria tambm pode possuir lugar para armazenar vrios dados. Estes lugares
so chamados de Endereos.

As memrias dividem-se em vrios grupos a saber:

RAM (Random Access Memory) memria de acesso aleatrio, permite leitura e escrita de
dados nos diferentes endereos.

ROM (Read Only Memory) memria somente de leitura, permite apenas que seu contedo
seja lido. Estas memrias so programadas de fbrica e no podem ter seus contedos
modificados.

PROM (Programable Rom) memria ROM programvel. So circuitos de memria que
podem ser programados apenas uma vez e depois desta programao no mais possvel
escrever na memria, apenas ler esta memria.

EPROM (Erase Prom) memrias ROM que podem ser programados e apagados com luz
ultra violeta.

50
EEPROM (Eletric Eprom) memrias EPROM que tambm podem ser apagadas
eletricamente.

Obs.: A RAM retm dados na memria enquanto estiver alimentada. As demais retm dados
mesmo aps a falta de energia.

RAM (SRAM)

Em uma memria do tipo RAM, uma clula bsica capaz de armazenar apenas um bit,
nada mais do que um Flip-Flop do tipo Dou um Latch.

Na figura acima tem-se um Latch (FLip-Flop D) com clock (gate) sensvel ao nvel.
O sinal de clock necessrio para escrever na memria, o dado de entrada (D
0
) e o dado de
sada (Q
0
). Para ler e escrever numa memria seriam necessrios muitos pinos, porm s
possivel lerou escrever, nunca ler e escrever simultaneamente. Pensando nisso
possvel diminuir pela metade o nmero de pinos de uma clula de memria com o esquema
abaixo.

No desenho acima, um buffer tri-state. O pino central o controle: Se esta ativo
ento o buffer est funcionando, se no est ativo o buffer est em tri-state.

O pino controla a funo do pino D
0
. Se D
0
for sada est
em 1 (Ler - nvel alto) se D
0
entrada est em 0 (Escrever - nvel baixo).

Para fazer memrias de vrios bits e vrios endereos, duas podem ser as estratgias de
arranjos dos latchs de memria: Arranjo em linha ou em matriz.

Em linha:
Memria de duas posies (endereos) por dois bits (dados).

51

No desenho acima, um decodificador responsvel por selecionar apenas uma linha
com clulas de memria (C). Nesta linha, cada clula responsvel por um bit do dado
armazenado. Se desejarmos mais bits por dado, basta adicionar mais colunas ao desenho
acima, se desejarmos mais posies de memria, basta adicionar mais linhas.

Este arranjo, entretanto, necessita de um quantidade muito grande de portas lgicas
para o decodificador quando o nmero de endereos aumenta, por exemplo, em 256 posies
seriam necessrios 256 portas AND no decodificador, e por isto os engenheiros
desenvolveram uma arquitetura de endereos em matriz.

Em matriz:
Memria de quatro posies por dois bits.

A vantagem da utilizao de circuitos em matriz est no menor nmero de
componentes gastos para fazer o mesmo circuito do arranjo em linha.

52

Por exemplo, em 256 posies de memria, seriam necessrios dois decodificadores
de 16 portas AND (16x16=256). A medida que nmero total de endereos da memria vai
aumentando, aumenta tambm a vantagem da utilizao arranjo em matriz.
No arranjo em matriz, esboado na figura acima, cada interseo de linha e coluna
proveniente dos decodificadores utilizada para controlar os tri-states de cada clula de
memria. No arranjo em linha o tri-state controlado por apenas um bit, no arranjo em matriz
cada tri-state controlado por dois bits. Neste arranjo, se desejarmos mais bits em cada
posio de memria, basta ligar mais clulas de memria em paralelo em cada inteseo linha
e coluna. Para aumentar o nmero de endereos basta aumentar o nmero de linhas ou de
colunas provenientes dos decodificadores.

Em esquemas, uma memria representada por um retngulo com os pinos de dados,
endereos e controle devidamente assinalados. A nomenclatura usual denota os pinos de
endereos pela letra A e um sub ndice que denota o bit correspondente. Para dados utiliza-
se a letra D tambm com um sub ndice correspondente ao bit em questo. Para os sinais de
controle os nomes so mais variados porm muito comum encontrar CS (chip select) para o
controle do tri-state e WR para indicar a leitura ou a escrita nesta memria.
O desenho abaixo corresponde a um simbolo para uma memria genrica.

Memria de 2
1 M+
endereos por N+1 bits de dados.

O pino de CS (Chip Select) usado para ligar vrias memrias em paralelo (para
aumentar a capacidade total de endereos). Internamente cada pino do chip de memria
ligado a uma chave analgica e que no CS esta ativo, todas as chaves esto ligadas e o chip
est ligado no circuito. Se CS esta desativado, ento todas as entradas e sadas estaro
desligadas ou seja em tri-state, permitindo que outra memria seja ligada no circuito.

Para aumentar a capacidade de uma memria, em termos de bits ou de posies,
podemos associ-la com outras memrias. Abaixo so desenhados esquemas para a associao
de memrias com intuito de aumentar suas capacidades.

53

Para aumentar o nmero de bits.

Neste exemplo, com duas memrias de 16 endereos e 4 bits, formamos uma memria
de 16 endereos e 8 bits.

Para aumentar o nmero de endereos.

Agora, com duas memrias de 16 x 8 formamos uma memria de 32 x 8. O bit de
endereo A
4
vai ligado no chip select das memrias.

Obs.: Lembre-se que as memrias RAMs so vantajosas por permitirem leitura e escrita
porm na falta de energia toda a informao nela contida ser perdida.

ROM

As ROMs so constituidas sob uma matriz como a mostrada abaixo.

54

Nesta situao, VCC levado para D
0
atravs do dodo. A terra levada at D
1
pois
no h outra ligao em D
1
alm desta atravs do resistor.

Para fazer memrias ROM com vrios endereos basta usar um decodificador como
mostrado abaixo.

O mapa (com contedo e endereo) desta memria est representado na tabela abaixo.

Endereos Contedo
0 5
1 0
2 F
3 A

PROM

Para fazer as memrias PROM, os fabricantes de memria colocaram dodos em todas
as intersees e em srie com eles foram colocados fusveis. Cada fusvel pode ser queimado
colocando um 0 no bit correspondente, no endereo selecionado.

Uma vez programadas as PROMs no podem ser reprogramadas pois os fusveis
queimados no podem ser restitudos.

55

Tanto a ROM como a PROM podem ser colocadas em tri-state (como a RAM) por
meio de um pino de chip select. Pinos de leitura e escrita no existem pois os dados s
podem ser lidos.

No caso da PROM um sinal de 15V utilizado para queimar os fusveis desejados
programando a memria.

EPROM

Nas EPROMs, componentes especiais sensveis a luz ultravioleta foram criados, permitindo
que os dados gravados nesta PROMsejam apagados e reescritos. Com o tempo, os dados
podem vir a apagar, por isso, quando esta memria estiver com seus dados gravados, deve-se
fechar a entrada de luz com alguma fita opaca.

EEPROM

Numa evoluo das EPROMs, a EEPROM ou E2PROM pode ser apagada com um pulso
eltrico da ordem de 10 volts. Isto uma grande vantagem sobre as EPROMs pois o processo
de apagar a memria rpido (com luz ultra-violeta leva vrios minutos) e no requer
componentes especiais como lampada de ultra-violeta.

DRAM

So memrias RAMs dinmicas, ou seja, necessrio atualizar dados contidos nestas
memrias periodicamente num procedimento que conhecido como REFRESH.

As DRAMs so bem menores que as SRAMs pois 1 bit pode ser armazenado em um
nico capacitor, atravs do acionamento de um nico transistor, conforme o esquema abaixo.

Por esta caracterstica, as DRAMs tambm so muito baratas e se popularizaram
rapidamente.

Abaixo apresentado o esquema interno de uma 41256 (DRAM de 256Kx1) e os
sinais de controle para que ela funcione bem.

56

REFRESH

A operao de refresh depende muito da memria, na 41256 ela deve acontecer a cada
4 ms (pelo menos) e deve ser feita endereando-se metade das linhas da matriz de memria
(neste caso 256 linhas em 4 ms =15,6 ms/linha).

Como podemos ver pelo desenho s existem 9 linhas de endereo para os 256 Kbits de
memria, mas isto resolvido pelo sistema de endereo por linhas e colunas (RAS e CAS se
encarregam de indicar se o endereo do barramento e de linhas ou de colunas).

Um esboo de circuito para controlar estas memrias pode ser visto abaixo mas alguns
chips fazem isto para ns. O esquema abaixo utiliza a 4164 que possui 64 Kbits e 8 linhas de
endereo.

57

OBS.: Com relao ao circuito acima, note que o endereo deve ser de 16 bits multiplexado
em palavras de 8 bits.

PLAS

So componentes capazes de gerar lgicas complexas com um nico chip. Estes
componentes tambm precisam ser programados funcionando de forma similar as PROM.
Hoje em dia existem uma infinidade de componentes deste tipo, capazes inclusive de conter
flip-flops, contadores e outros componentes mais complexos. Alguns destes PLAs possuem
internamente vrios circuitos independentes e completos que podem ser interligados de vrias
formas.

PLA Array Lgico Programvel e pode conter milhares de componentes internos,
algumas variantes existem e a programao pode ser feita na fabrica com mascaras especiais
ou com elementos fusveis ou com fios.

Abaixo vemos um exemplo simples de um circuito capaz de gerar qualquer lgica de 4
bits. Todas as entradas so ligadas em todas as portas AND e todas as portas so ligadas em
todas as portas OR.

58

As funes de OUT OUT
N 0
so escritas na forma de SOP.

5. CONVERSORES A/D e D/A
5.1. Conversor Analgico/Digital

A tarefa de um conversor D/A a de transformar uma entrada digital numa sada analgica. A
fig. 10.1 ilustra a funo do conversor D/A. Um nmero binrio introduzido nas entradas
esquerda com uma tenso de sada correspondente direita. A tabela-verdade detalha um
conjunto de possveis entradas e sadas do conversor D/A.

8s 4s 3s 1s
Conversor
D/A

Fig.6.1

59

Fila Entrada Binria Sada
D C B A Analgica
( 8s ) ( 4s ) ( 2s ) ( 1s ) V
out

1 0 0 0 0 0
2 0 0 0 1 1
3 0 0 1 0 2
4 0 0 1 1 3
5 0 1 0 0 4
6 0 1 0 1 5
7 0 1 1 0 6
8 0 1 1 1 7
9 1 0 0 0 8
10 1 0 0 1 9
11 1 0 1 0 10
12 1 0 1 1 11
13 1 1 0 0 12
14 1 1 0 1 13
15 1 1 1 0 14
16 1 1 1 1 15

Consideremos a tabela-verdade acima para o conversor D/A. Se cada uma das entradas
for BAIXA, a tenso de sada ( V
out
) ser 0 V conforme definido na fila 1 da tabela. A fila 2
mostra apenas a entrada ( A ) DE 1s sendo ativada por uma ALTA. Com a entrada como
LLLH ( 0001 ), a sada do conversor D/A 1 V. A fila 3 mostra apenas a entrada B ativada (
0010 ). Isto produz uma sada de 2 V. A fila 5 mostra apenas a entrada C ativada ( 0100 ).
Isto produz uma sada de 4 V. A fila 9 mostra apenas a entrada D ( 1000 ) ativada,
produzindo uma sada de 8 V do conversor D/A. Notar que as entradas ( D, C, B, A ) so
ponderadas. A ponderao relativa de cada entrada dada como 8 para a entrada D, 4 para a
entrada C, 2 para a entrada B e 1 para a entrada A na fig. 10.1.
O conversor D/A consiste em duas partes funcionais. A fig. 10.2 mostra um diagrama em
blocos de um conversor D/A. O conversor dividido numa rede de resistores e num
amplificador de soma. A rede de resistores pondera adequadamente as entradas 1s, 2s, 4s e 8s,
enquanto o amplificador de soma escala a tenso de sada de acordo com a tabela-
verdade.Tipicamente usa-se um amplificador operacional como o amplificador de soma num
conversor D/A.
60

Um conversor bsico digital-analgico ilustrado na fig. 10.3. O conversor D/A est
dividido em dois circuitos, a rede de resistores e o amplificador somador. A tenso ( V
in
) de
entrada aplicada atravs das chaves de entrada ( D, C, B, A ). O resistor R4 ( MSB ) o
resistor de valor mais baixo. O resistor R3 o dobro da resistncia de R4. Tambm o resistor
R2 o dobro da resistncia R3, e assim por diante.

Rede de
resistores
Amplificador
de
soma
Conversor D/A
V
out
1s
A
Sada
Analgica
4s
C
2s
B
8s
D
Entradas
Binrias

Fig. 5.2

Fig. 5.3
D C B A
Rede de resistores
Amplificador de
soma
R1 R2
R3
R4
Rf
61

Diversas circuitos para realizar a converso A/D esto disponveis, em quer em livros e
manuais. Destes conversores, apenas um deles realiza a converso diretamente. Este conversor
conhecido por Conversor Flash e muito rpido. As outras formas de converso utilizam
circuitos realimentados onde o valor digital (correspondente ao valor analgico) obtido pela
comparao do valor analgico com o valor digitalmente estimado para ele. Estes circuitos so
muito baratos, por outro lado so mais lentos visto que o valor digital da sada deve ser
adivinhado e isto leva tempo. Deste outro tipo de conversor podemos citar aqueles por
aproximao aritmtica, delta e geomtrica ou sucessiva.

1) Conversor FLASH

Se Vin V
f
i
Re
a sada de todos os comparadores com i inferiores e o prprio
comparador ndice i tem sua sada em nvel baixo.

V entrada C
3
C
2
C
1
D
1
D
0

0 1 1 1 0 0
1 1 1 0 0 1
2 1 0 0 1 0
3 0 0 0 1 1

Poderamos ter invertido as entradas dos operacionais bastando para isso trocar a lgica
do codificador com Prioridade.

Como caractersticas principais deste conversor temos:
1) muito rpido.
2) muito caro.
3) nmero reduzido de bits.

62

2) Circuitos Realimentados:

Conversor por Aproximao Aritmtica.

Quando o sinal iniciar solicita uma converso, o bloco controlador amostra o sinal de
entrada, zera o contador, testa a sada do comparador. Se A>B incrementa contador at que
AB. Neste ponto o bloco controlador carrega o valor do contador para sada.

Como caracteristicas deste conversor temos:
1) tempo mdio de converso:
2
2
pulsos de clock onde o nmero de bits do

conversor. T
Conv
=

2
1

2) lento.
3) barato.

63

-Por rastreio ou aproximao delta.

A diferena deste circuito para o anterior que neste caso o contador no zerado no
incio da converso, o valor inicial para a estimativa da tenso analgica , ento, o valor
anterior da converso. Isto diminui (ou pelo menos deveria) o tempo mdio de converso haja
visto que os valores da tenso no devem mudar muito.

Como caracteristicas deste conversor temos:
1)tempo mdio de converso =
2
2
2
2
2
=
( )
onde o nmero de bits do conversor.

-Por aproximao geomtrica ou sucessiva.

64

Quando o sinal Iniciar solicita uma converso, o bloco controlador amostra o sinal de
entrada e seta o F.F. mais significativo, se o valor analgico for maior ou igual ao obtido por
esta aproximao, o F.F. seguinte setado caso contrario , este F.F. (o mais significativo)
Zerado e o seguinte Setado. Este processo continua at a converso estar completa.
Quando isto ocorre o bloco controlador carrega o registradorcom o valor digital
correspondente a tenso de entrada analgica e o sinal de fim de converso gerado.

Em outras palavras, o que este conversor faz diminuir o nmero sempre ao meio para
estimar o valor da tenso de entrada, ao invz de ir incrementando um contador de 1 em 1
at acertar.

Caractersticas deste conversor:

1) tempo mdio de converso igual a (onde o nmero de bits da A/D).
2) dentre os mtodos realimentados, este o mais rpido.

Os conversores A/Ds apresentados at aqui so usados basicamente para processar
digitalmente sinais analgicos. Neste caso, inmeras amostragens so realizada
sucessivamente para que se possa acompanhar o sinal analgico. Em sistemas desta natureza,
existem basicamente duas abordagens:

a) as converses so realizadas o mais rapidamente possvel, uma aps a outra;
b) as converses so realizadas a intervalos de tempo regulares, a uma freqncia fixa.

Para trabalhar matemticamente com estes sinais, a segunda forma preferida porm
deve-se ter o cuidado de fazer a freqncia do sinal (freqncia de Niquisty) ser metade da
freqncia de amostragem. Quando amostramos sinais analgicos, devemos fazer a freqncia
de amostragem maior que duas vezes a maior freqncia contina no sinal amostrado.

Outra coisa que deve ser lembrada nestas situaes a importancia do Sample &
Hold. O Sample & Hold importante para que o valor analgico se mantenha constante
durante o tempo da converso, isto produz, valores confiveis na sada do A/D e valores
correspondentes a tenso de entrada no incio da converso.

Outros conversores, mais lentos, esto disponveis para outras aplicaes como
multimetros digitais, balanas eletrnicas, medidas de tempo, freqncia, velocidade e
distncia. Estes conversores sero vistos a seguir.

65

-Dupla Rampa. (Usado em Multmetros)

Numa primeira etapa este conversor integra a tenso desconhecida da entrada por um
tempo fixo e conhecido, at que o bit mais elevado do contador troca a posio da chave na
entrada do circuito. Logo a seguir, feita uma integrao de uma tenso conhecida num tempo
desconhecido. Assim temos duas equaes e duas incgnitas. Podemos equacionar este
conversor da seguinte forma:

t = tempo de um pulso de clock.
= valor final da converso

V
RC
t
V
RC
V t
V V
RC
Ventrada t
RC
V t
Ventrada
V
Ventrada
ref
n
ref
ref
n
n
1
2
1 2
1
1
0
1
2
1
2
2
=
=
+ =
=
= =
=
( )
( )
( ) ( )
entrada 2
se V
n
ref

Caracteristicas deste conversor:
1) lento
2)preciso

66

5.2. Conversor Digital/Analgico
O conversor analgico-digital ( A/D ) inverte o processo do conversor D/A. Uma
tenso analgica desconhecida introduzida no conversor A/D, e h uma sada binria
correspondente. A sada binria ser proporcional entrada analgica. Um diagrama de blocos
de um conversor A/D mostrado na fig. 11.1. Este conversor A/D tem uma tenso de entrada
analgica na faixa de 0 a 3 V. A sada binria ser ento lida em forma binria de 0000 a 1111.
Notar que o conversor A/D tambm tem uma entrada de relgio ( clock ).

A tabela-verdade abaixo detalha a operao do conversor A/D. Notar que o lado de
entrada da tabela mostra as tenses de entrada analgicas, enquanto o lado de sada fornece a
correspondente leitura binria.

Fila Entrada Entrada Binria
Analgica D C B A
V
in
( 8s ) ( 4s ) ( 2s ) ( 1s )
1 0 0 0 0 0
2 0,2 0 0 0 1
3 0,4 0 0 1 0
4 0,6 0 0 1 1
5 0,8 0 1 0 0
6 1,0 0 1 0 1
7 1,2 0 1 1 0
8 1,4 0 1 1 1
9 1,6 1 0 0 0
10 1,8 1 0 0 1
11 2,0 1 0 1 0
12 2,2 1 0 1 1
13 2,4 1 1 0 0
14 2,6 1 1 0 1
15 2,8 1 1 1 0
16 3,0 1 1 1 1

0-3 V
Clock
4s
C
2s
B
8s
D
Sada
Binria
1s
A
Conversor
A/D
Tenso de
entrada
analgica

Fig. 5.1
67

O conversor A/D um contador crescente que entra em seqncia para cima de acordo
com a tabela-verdade at que a tenso correta seja alcanada. Se a tenso de entrada do
conversor A/D descrito na tabela-verdade for 2,95 V, a unidade atravessar 15 ciclos at que a
contagem do binrio 1111 seja alcanada e exibida. A anlise da operao do conversor A/D
consome tempo; no entanto, o circuito opera muito rapidamente baseado na freqncia do
clock de entrada. A freqncia do clock num conversor A/D pode ser mais do que 1 MHz.

O conversor A/D ilustrado um dos vrios tipos usados. Esta unidade chamada
conversor A/D do tipo de contador em rampa. O contador e o conversor D/A formam uma
tenso que aumenta gradualmente ( de forma semelhante a uma rampa ) que realimentada ao
circuito comparador. Um tipo de unidade muito rpida o de aproximaes sucessivas. Estes
so bastante comuns, mas so mais complexos do que os conversores do tipo rampa.
Conversores A/D so usados em qualquer lugar em que uma tenso de entrada
analgica deve ser transformada em forma binria ou digital. Muitos processos industriais
usam uma interface deste tipo. Um exemplo comum do uso do conversor A/D o voltmetro
digital. O conversor A/D transforma a tenso de entrada analgica em binrio. O binrio
decodificado, e uma leitura decimal digital de sada prontamente obtida.

Contador
mod-16
CLK
Conversor
D/A
Comp.
de
tenso
A>B=1
B>A=1
D C B A
A
A
B
B
Tenso analgica
desconhecida
Clock
Entradas
Tenso rampa ( realimentao )
Sadas binrias

Fig. 5.2
68

A converso de nmeros binrios (valores digitais) para nmero analgico (valor
analgico) realizada por circuitos lineares capazes de somar tenses ou correntes com pesos
proporcionais aos pesos dos bits que produziram esta corrente ou tenso. Sero abordadas duas
tcnicas muito empregadas: Correntes ponderadas e rede R-2R. Alguns CIs realizam a
converso D/A fazendo uso destas tcnicas. Estes CIs ainda oferecem recursos como: trabalhar
com aritmtica com sinal (nmeros binrios positivos e negativos); em complemento de dois;
e ajuste de ganhos (escalas de tenso de sada).

1) Correntes Ponderadas

V R I
S r t
=

V R
VCC n
R
VCC n
R
VCC n
R
S r
= +

+

(
.
)
2 1 0
4 2

{ V
R
R
VCC( n n n
S
r chave na m
= + + =

4 2
2 1 0
0
) onde n
i 1-chave em VCC
assa

V VCC
R
R
n
S
r C
i
i
K
=
=
2
0
para K bits.

O circuito das chaves, no exemplo anterior, poderia ser substituido diretamente pelas
entradas digitais e neste caso VCC corresponderia ao nvel lgico 1 destes circuitos digitais.

Entretanto, como sabemos, a sada digital zero (0) ou um (1) no corresponde a tenses
com valores exatos como +5V ou +0V. Existe uma faixa de valores possveis para 1 lgico e
0 lgico que podem vir a produzir tenses analgicas diferente da desejada.

Para evitar este tipo de problema podemos usar transistores funcionando como chave
(aberto ou saturado) para comutar uma tenso fixa a cada entrada do circuito somador como
mostrado no exemplo a seguir.

69

2) Redes R-2R

Para resolver este problema, basta usar o Teorema de Thevenin e o Teorema da
Superposio.

V R I
S r t
=
I i i i i
t
= + + +
0 1 2 3

i
R
V
n
0 0
1
6 8
=
i
R
V
n
1 1
1
6 4
=
i
R
V
n
2 2
1
6 2
=
i
R
V n
2 3
1
6
=
V
R
R
V
n n n n
S
r
= + + +
6 8
8 4 2
3 2 1 0
( )

70

Onde V a tenso VCC ou VREF (dos exemplos anteriores) e n
i
indica se o bit i
esta ou no ligado:

{
n =
1 bit =1
0- bit =0

No primeiro mtodo (correntes ponderadas) de converso apresentado, o valor dos
resistores deve ser muito diferente, no caso de um resistor R = 10 e um conversor de 12 bits,
precisaremos usar resistores de valores 4096 vezes maiores ou menores
(
10
4096
10 ou de 10 - 40K)!

Isto faz com que as correntes tambm tenham esta diferena ou seja, um erro de alguns
porcentos na maior corrente pode produzir um erro bem grande no valor final da converso.

No segundo mtodo (rede R-2R) necessrio resistores de valores casados, para que
tambm no hajam erros significativos, no valor da tenso analgica de sada. Isto pode ser
contornado com o uso de resistores integrados.

71

6. Bibliografia

KLEITZ, W. Digital Electronic - A Practical Approach, Editora Prentice Hal, Upper
Saddle River, New Jersey, 1996.
Data sheet Flip Flop 54/7476, LS76

Software MAX+PLUSSII, Verso 7.0 Student

Sistema Digit A Is e Aplicaoies

Enviado por

Dados do documento

Título original

Direitos autorais

Formatos disponíveis

Compartilhar este documento

Compartilhar ou incorporar documento

Opções de compartilhamento

Você considera este documento útil?

Este conteúdo é inapropriado?

Direitos autorais:

Formatos disponíveis

Sistema Digit A Is e Aplicaoies

Enviado por

Direitos autorais:

Formatos disponíveis

UNIVERSIDADE FEDERAL DE SANTA MARIA

pulsos de clock onde o nmero de bits do

Você também pode gostar