Maquinas de Estado Finito

IC-UNICAMP
MC 602
Circuitos Lógicos e Organização de Computadores
IC/Unicamp
Prof Mario Côrtes
Capítulo 8
Máquinas de estado
FSM (Finite State Machines)
MC602 – Mario Côrtes – IC / Unicamp 1
IC-UNICAMP
Tópicos
• Sistematização do projeto de circuitos
sequenciais síncronos
• Máquinas de Moore
• Máquinas de Mealy
• Atribuição de estados
• Visão geral de máquinas síncronas

IC-UNICAMP
Forma geral de um circuito síncrono
• Circuitos combinacionais: saídas dependem das
entradas atuais
• Circuitos sequenciais : saídas dependem do
conteúdo atual (estado) dos FFs e das entradas
– circuitos simples (FF, latch, registrador, contador): há pouca
quantidade de portas lógicas além dos elementos de
memória
– Circuito síncrono genérico com grande quantidade de portas
lógicas interligando elementos de memória. Estado atual
dos FFs e valor das entradas definem:
• próximo conteúdo (estado) dos FFs
• saídas atuais

IC-UNICAMP
Problema
• Saída z igual a
– “1” se w=1 nos dois últimos ciclos de clock
– “0” caso contrário
• Todas mudanças sincronizadas com o clock
Ciclo: t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10
w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 0 1 0 0 1 1 0
w z
?
Ck

IC-UNICAMP
Problema (cont)
• Possível implementar como circuito
combinacional?
• Possível implementar apenas com circuitos
sequenciais básicos (FFs, latches,
registradores, contadores)?
• Solução estruturada para circuitos

sequenciais síncronos:
– Máquinas de Estados
– FSM: Finite State Machines

IC-UNICAMP
Máquinas de Estado
• W: Entradas Z:Saídas
• Q: Estados internos (saídas de FFs)
• Y: Próximos estados dos FFs
• Circ comb 1:
– calcula Y (entradas dos FFs) a partir de Q (estado atual =
saídas dos FFs) e das entradas W
• Circ comb 2:
– calcula z a partir de Q e (opcionalmente) W
W Circuito Circuito
Comb. 1 FFs Comb. 2 Z
Y Q
Clock

IC-UNICAMP
Análise de uma máquina simples
• Dois FFs quatro estados possíveis
• Uma entrada w e uma saída z
Y1 y1
D Q
z
Q
w
Y2 y2
D Q
Clock Q
Resetn

IC-UNICAMP
Tabela verdade dos combinacionais
y1
Y1
y1
z
y2
w
y2
Entradas Saídas
Y2
w y2y1 Y2Y1 z
y1 0 00 00 0
0 01 00 0
0 10 00 0
0 11 00 1
1 00 01 0
1 01 10 0
1 10 11 0
1 11 11 1

IC-UNICAMP
Tabela verdade em forma alternativa
Entradas Saídas
Next State
w y2y1 Y2Y1 z Present
Output
0 00 00 0 state w= 0 w= 1
0 01 00 0 y2 y1 z
0 10 00 0 Y2 Y1 Y2 Y1
0 11 00 1
0 0 00 01 0
1 00 01 0
0 1 00 10 0
1 01 10 0
1 10 11 0 1 0 00 11 0
1 11 11 1 1 1 00 11 1
• novo formato:
– explicita transições de estado

IC-UNICAMP
Atribuição simbólica de estados
Next State
Present
Output Present Next state Output
state w= 0 w= 1
state w= 0 w= 1 z
y 2 y1 z
Y2 Y1 Y2 Y1
A A B 0
0 0 00 01 0 B A C 0
0 1 00 10 0 C A D 0
1 0 00 11 0 D A D 1
1 1 00 11 1

IC-UNICAMP
Diagrama de transição de estados
Present Next state Output
W=0
state w= 0 w= 1 z
A A B 0
B A C 0
C A D 0
A D A D 1
W=1
W=0
W=1
W=0
D W=0 B
W=1 W=1

IC-UNICAMP
Último passo: reset
W=0
Resetn=0
A
W=1
W=0
W=1
W=0
D W=0 B
W=1 W=1

IC-UNICAMP
Análise de uma FSM: resumo
• Identificar os dois circuitos combinacionais
(re-arranjar desenho?)
– próximo estado
– saída
• Tabela verdade convencional
• Tabela verdade: forma alternativa
• Atribuição de estados: binário simbólico
• Tabela de transição de estados
• Diagrama de transição de estados

Exercício de análise de uma FSM simples
IC-UNICAMP
• Dois FFs quatro estados possíveis

• Uma entrada e duas saídas
y2 s1 z1
D Q
y1 s2 z2
D Q
w
Q

IC-UNICAMP
Máquinas de Moore e de Mealy
– próximo conteúdo dos flip-flops (Y) depende das entradas
(W) e do estado atual (Q)
– saída depende do estado atual (Q)
• Máquina de Mealy
– saída depende do estado atual (Q) e das entradas (W)
W Combinational Combinational
Flip-flops circuit Z
circuit Y Q
Clock Moore: z muda

sincronizado
com o clock 15
MC602 – Mario Côrtes – IC / Unicamp
IC-UNICAMP
Síntese de uma FSM simples (Moore)
• O circuito tem uma entrada w e uma saída z
• Todas as mudanças ocorrem na borda de
subida do clock
• z=1 se w=1 nos dois últimos ciclos de clock
• z=0 caso contrário
w z
FSM
Ck
w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 0 1 0 0 1 1 0
IC-UNICAMP
Definição dos estados
• Primeiro passo: quantos estados são
necessários para representar o histórico?
• Não há método sistemático
• Imaginemos estado inicial (power-up ou
reset) A com z = 0
– desde que w=0, FSM mantém-se em A
• Se w=1 por um clock estado B
– significa histórico = um clock apenas com w=1
• Em B
– se w=1 estado C e z =1
– se w=0 volta para A
• Três estados são suficientes
IC-UNICAMP
Reset
Reset pode ser
w = 1 clear dos FFs
w = 0 A⁄z=0 B⁄z = 0
w = 0
w = 0 w = 1
C⁄z = 1
w = 1
w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 0 1 0 0 1 1 0
IC-UNICAMP
Notação do diagrama
Estado C, saída =1
w = 0 w = 1
C⁄z = 1
Uma transição para

cada combinação de
w = 1 entradas
• Nesta modalidade: há uma saída determinada

para cada estado (C/z=1)
• Transições de estado
– saindo de C: uma para cada combinação de entradas
– entrando em C: arbitrário (mas deve haver alguma,
senão o estado nunca é alcançado)
IC-UNICAMP
Tabela de transição de estados
Reset
w= 1
w= 0 A⁄ z = 0 B⁄ z = 0
Estado Próx estado saída
w= 0
atual w = 0 w = 1 z
w= 0 w= 1
C⁄ z = 1
A A B 0
B A C 0
w= 1
C A C 1
• Notar a ausência de Reset na tabela

– clear do FF

IC-UNICAMP
Estrutura da FSM
• Há três estados 2 bits são suficientes
• Variáveis de estado: CC1: prox estado =
– Estado atual y1 e y2 f(entrada e estado atual)
– Próximo estado Y1 e Y2
w Y1 y1
Circuito z
Circuito
Combinacional
Combinacional
Y2 y2
CC2: saída =
Clock f(estado atual)

IC-UNICAMP Atribuição de Estado
Reset
w= 1
w= 0 A⁄ z = 0 B⁄ z = 0
Estado Próx estado saída
w= 0 z
atual w = 0 w = 1
w= 0 w= 1
A A B 0
C⁄ z = 1 B A C 0
C A C 1
w= 1
Estado Próximo
Entrada Saída
atual estado
w y2y1 Y2Y1 z
0 A=00 A=00 0
0 B=01 A=00 0
0 C=10 A=00 1
0 11 dd d
1 A=00 B=01 0
1 B=01 C=10 0
1 C=10 C=10 1
1 11 dd d

Tabelas verdade de CC1 e CC2
IC-UNICAMP (assumindo FF-D)
w Y1 y1
CC1 CC2 z
Y2 y2
Clock
w y2 y1 Y2 Y1 w y2 y1 z
0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 1 0
0 1 0 0 0 0 1 0 1
0 1 1 d d 0 1 1 d
1 0 0 0 1 1 0 0 0
1 0 1 1 0 1 0 1 0
1 1 0 1 0 1 1 0 1
1 1 1 d d 1 1 1 d

IC-UNICAMP Síntese de CC1 e CC2
y2 y1
Sem don't cares Com don't cares
w 00 01 11 10
0 0 0 d 0
Y = wy 1y 2 Y = wy 1y 2
1 1
1 1 0 d 0
y2y1
w 00 01 11 10
0 0 0 d 0
Y = wy y 2 + wy 1y Y = wy + wy
2 1 2 2 1 2
1 0 1 d 1 = w y +y )
(
1 2
y1
y2 0 1
0 0 0
z = y 1y z = y
2 2
1 1 d

IC-UNICAMP
Circuito final com FF tipo D
Y2 y2
D Q z
Y1 y1
w D Q
Clock
Resetn

IC-UNICAMP
Diagrama de tempo da FSM
w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 0 1 0 0 1 1 0
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10
1
Clock
0
1
w
0
1
y1
0
1
y2
0
1
z
0
Observar sinais síncronos com borda de subida do clock

IC-UNICAMP
Simulação no Quartus
• Observar
– agrupamento de sinais das variáveis de estado
(tipo enumerado)
– identificação pelo Quartus da máquina de estado
e geração automática do diagrama de transição

IC-UNICAMP
Resumo do procedimento
• Especificar o circuito
• Identificar o número de estados necessário e
suas transições
• Desenhar o diagrama de transição de estados
• Fazer a tabela de transição de estados
• Fazer a atribuição de estados e completar a
tabela
• (decidir o tipo de FF a ser usado e completar a
tabela)
• Implementar os circuitos combinacionais CC1 e
CC2
IC-UNICAMP
Exemplo de projeto: Expl 8.1
• Implementação da unidade de controle da fig 7.55
• Tarefa: após pulso de start em w, trocar o conteúdo
de R1 e R2, usando R3 como temporário. Ao final,
ativar sinal “done” (?? possível trocar diretamente??)
Data
Extern
Bus
R1out
Clock
w R1in
R1 R2 Rk
R2out
Control
circuit R2in
Clock R3out
R1in R1out R2in R2out Rkin Rkout
R3in
Done
Control circuit
Function

IC-UNICAMP
w = 0
A ⁄ No transfer Reset
w = 1
B ⁄ R2out = 1, R3in = 1
w = 0
w = 1
w = 0
w = 1 C ⁄ R1out = 1, R2in = 1
w = 0
w = 1
D ⁄ R3out = 1, R1in = 1, Done = 1

IC-UNICAMP
Tabelas de transição de estado
Present Next state Outputs

state w = 0 w = 1
A A B 0 0 0 0 0 0 0
B C C 0 0 1 0 0 1 0
C D D 1 0 0 1 0 0 0
D A A 0 1 0 0 1 0 1
Present Nextstate
state Outputs
A 00 00 01 0 0 0 0 0 0 0
B 01 10 10 0 0 1 0 0 1 0
C 10 11 11 1 0 0 1 0 0 0
D 11 00 00 0 1 0 0 1 0 1

IC-UNICAMP
Mapas de Karnaugh
y2 y1
w
00 01 11 10
0 1
Y 1 = wy 1 + y 1 y 2
1 1 1
y2 y1
w
00 01 11 10
0 1 1
Y 2 = y1 y2 + y1 y2
1 1 1

IC-UNICAMP
Circuito final
w Y1 y1 R1in
D Q
R3out
y1
Clock Q Done
R1out
R2in
Y2 y2
D Q
y2
Q
R2out
R3
• (ver outra solução na fig. 7.57, com o uso de
registrador de deslocamento
in
IC-UNICAMP
O problema da atribuição de estados
• Nos exemplos anteriores codificação dos
estados foi arbitrária
• É possível escolher atribuição visando
minimizar o circuito final
– solução ótima é difícil
• Vejamos os dois últimos exemplos em outra
codificação

IC-UNICAMP
Exemplo: detector de seq de dois 1s
Reset
w= 1 Estado Próx estado saída

w= 0 A⁄ z = 0 B⁄ z = 0 atual w = 0 w = 1 z
w= 0
w= 0 w= 1
A A B 0
B A C 0
C A C 1
C⁄ z = 1
w= 1
atribuição original atribuição melhorada

Next state
Next state Present
Present Output
state w= 0 w= 1 Output state w= 0 w= 1
z z
y2y 1 Y2Y1 Y2Y1 y2 y1 Y2 Y1 Y2 Y1
A 00 00 01 0 A 00 00 01 0
B 01 00 10 0 B 01 00 11 0
C 10 00 10 1 C 11 00 11 1
11 dd dd d 10 dd dd d
IC-UNICAMP
Síntese do novo circuito
• Possível escrever equações diretamente
• Y1 = w
• Y2 = w. y1
• z = y2
atribuição melhorada
Next state
Present
state w = 0 w = 1 Output
z
y 2 y1 Y2 Y1 Y2 Y1
A 00 00 01 0
B 01 00 11 0
C 11 00 11 1
10 dd dd d
Circuito final com atribuição melhorada
IC-UNICAMP
circuito antigo
• Y1 = w
• Y2 = w. y1
Y2 y2
• z = y2 D Q z
Y1 y1
w D Q
Clock Q
Resetn

IC-UNICAMP
y2 y1
Exemplo 8.1 antigo
w
00 01 11 10
0 1
Y 1 = wy 1 + y 1 y 2
1 1 1
y2 y1
w
00 01 11 10
0 1 1
Y 2 = y1 y2 + y1 y2
1 1 1
Present Nextstate
state Outputs
A 00 00 01 0 0 0 0 0 0 0
B 01 10 10 0 0 1 0 0 1 0
C 10 11 11 1 0 0 1 0 0 0
D 11 00 00 0 1 0 0 1 0 1
IC-UNICAMP
y2y1 Exemplo 8.1 com nova atribuição
w 00 01 11 10
0 1
Y1 = wy2 + y1y2
1 1 1
y2y1
w
00 01 11 10
0 1 1
Y2 = y1
1 1 1
Present Nextstate
state Outputs
A 00 00 01 0 0 0 0 0 0 0
B 01 11 11 0 0 1 0 0 1 0
C 11 10 10 1 0 0 1 0 0 0
D 10 00 00 0 1 0 0 1 0 1

IC-UNICAMP
One-hot encoding
• É possível codificar os estados com n bits
para n estados
– apenas um bit fica ligado (one-hot)
• Grande número de don´t care (combinações
de estados não utilizados)
• Vantagem: circuito combinacional pode ficar
mais simples
• Desvantagem: usa maior número de FFs
• Ver detalhes na seção 8.2.1 do livro texto

IC-UNICAMP
Máquinas de Mealy
– próximo conteúdo dos flip-flops (Y) depende das entradas (W) e do
estado atual (Q)
Mealy: z pode
– saída depende do estado atual (Q) mudar a qquer
• Máquina de Mealy instante, indep. do
clock
– saída depende do estado atual (Q) e das entradas (W)
W Combinational Combinational
Flip-flops circuit Z
circuit Y Q
Clock

Implementação Mealy
IC-UNICAMP do mesmo exemplo
• Especificações alteradas:
– O circuito tem uma entrada w e uma saída z
– Todas as mudanças ocorrem na borda de subida
do clock
– z=1 se w=1 nos dois últimos ciclos de clock no
último clock e no clock atual
– z=0 caso contrário
Clock cycle: t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 1 0 0 1 1 0 0

IC-UNICAMP
da Máquina de Mealy
Reset
w= 1⁄z= 0
w= 0⁄z= 0 A B w= 1⁄z= 1
w= 0⁄z= 0
Clock cycle: t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 1 0 0 1 1 0 0

IC-UNICAMP
Notação Moore e Mealy
w= 1⁄z= 0
w = 0 w = 1
w= 1⁄z= 1
C⁄z = 1 B
w = 1 w= 0⁄z= 0
Moore Mealy
• Saída definida pelo • O estado atual pode ter
estado atual várias saídas, em
• Arcos de transição de função de w
estados não mostram • Arcos de transição
saídas mostram w e z

IC-UNICAMP
Reset
w= 1⁄z= 0
w= 0⁄z= 0 A B w= 1⁄z= 1
w= 0⁄z= 0
Present Next state Output z

state w= 0 w= 1 w= 0 w= 1
A A B 0 0
B A B 0 1

IC-UNICAMP
Reset
w= 1⁄ z= 0
w= 0⁄ z = 0 A B w= 1⁄ z = 1
w= 0⁄ z= 0 Present Next state Outputz

state w = 0 w = 1 w = 0 w = 1
A A B 0 0
B A B 0 1
Present Next state Output

state w= 0 w= 1 w= 0 w= 1
y Y Y z z
A 0 0 1 0 0
B 1 0 1 0 1

IC-UNICAMP
Circuito e seu comportamento
z
w D Q
y
Clock Q
Resetn
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t 10
1
Clock
0
1
w
0
1
y
0
1
z
0

IC-UNICAMP
Comportamento comparado
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10
1
Clock
0
1
w
0
1
Moore y1
0
1
y2
0
1
z
0
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10
1
Clock
0
Mealy w
1
0
1
y
0
1
z
0
IC-UNICAMP
Exemplo 8.4 (Mealy em expl 8.1)
w = 0 • troca de conteúdo
A Reset
dos registradores R1
e R2, usando R3
w = 1 ⁄ R2out = 1, R3in = 1
como temporário
B • diagrama de
w = 0 R1 = 1, R2 = 1
out in
transição de estados
w = 1
w = 0 R3 = 1 R1 = 1 Done = 1
out , in ,
w = 1

IC-UNICAMP
8.5 Exemplo: somador serial
• Projetar um somador serial
– operandos de n bits armazenados nos shifts A e B
– resultado ficará armazenado no shift A+B
– “Adder FSM” cuida da soma e do carry do bit
anterior
– bits são apresentados ao “Adder FSM” do LSB
para o MSB A
a
Shift register
s
Adder
FSM Shift register
Shift register
b
Sum = A + B
B
Clock 50
MC602 – Mario Côrtes – IC / Unicamp
IC-UNICAMP
Projeto somador serial Mealy
Reset ( ab ⁄ s)
11 ⁄ 0
00 ⁄ 0 01 ⁄ 0
01 ⁄ 1 G H 10 ⁄ 0
10 ⁄ 1 11 ⁄ 1
00 ⁄ 1
G: carry-in = 0
H: carry-in = 1
A
a
Shift register
Adder s
FSM Shift register
Shift register
b
Sum= A+ B
B
Clock
Tabelas de transição
Reset ( ab ⁄ s)
IC-UNICAMP de estados 11 ⁄ 0
G: carry-in = 0 00 ⁄ 0 01 ⁄ 0
01 ⁄ 1 G H 10 ⁄ 0
H: carry-in = 1 10 ⁄ 1 11 ⁄ 1
00 ⁄ 1
Present Next state Output s

state ab =00 01 10 11 00 01 10 11
Estados
genéricos G G G G H 0 1 1 0
H G H H H 1 0 0 1
Next state Output

Present
state ab =00 01 10 11 00 01 10 11
Estados
atribuídos y Y s
0 0 0 0 1 0 1 1 0
1 0 1 1 1 1 0 0 1
IC-UNICAMP
Circuito do Somador Serial Mealy
a s
Full
b
adder Y y
D Q
carry-out
Clock Q
Reset
• Poderia ser projetado por inspeção (e

tentativa e erro)

IC-UNICAMP
Projeto somador serial Moore
Reset ( ab ⁄ s)
Mealy 11 ⁄ 0
00 ⁄ 0 01 ⁄ 0
01 ⁄ 1 G H 10 ⁄ 0
G: carry-in = 0 10 ⁄ 1 11 ⁄ 1
H: carry-in = 1
00 ⁄ 1
Reset
Moore
11 01
00 G0 ⁄ s = 0 H0 ⁄ s = 0
10
00
01 00 11 01
10 11 10
01 G1 ⁄ s = 1 H1 ⁄ s = 1 11
10 00

IC-UNICAMP
Tabelas de transição de estados
Reset
11 01
00 G0 ⁄ s = 0 H0 ⁄ s = 0
10
00
01 01
00 11 11
10 10
01 G1 ⁄ s = 1 H1 ⁄ s = 1 11
10 00
Present Nextstate
Present Nextstate Output
state state ab=00 01 10 11 Output
ab=00 01 10 11 s y2y1 s
Y2Y1
G0 G0 G1 G1 H0 0
00 00 01 01 10 0
G1 G0 G1 G1 H0 1 01 00 01 01 10 1
H0 G1 H0 H0 H1 0 10 01 10 10 11 0
H1 G1 H0 H0 H1 1 11 01 10 10 11 1
IC-UNICAMP
Circuito do Somador Serial Moore
Sum bit Y1 y1
a D Q s
b Full
adder Carry-out
Q
Y2 y2
D Q
Clock Q
Reset
• Nos dois casos, apesar de mais complicada, a

máquina Moore é mais robusta:
– mudanças na entrada não afetam imediatamente a
saída e só no próximo clock
IC-UNICAMP
Projeto de FSM com FF-D e FF-JK
• Visto até agora: W CC1
Y CC2
FFD y Z
FSM com FF-D
– yi+1 = Yi
• E se FF-JK?
• Derivar de Y J
W Y CC2
CC1
(próximo estado) J e K K FFJK y
Z
Estado atual Próximo estado J K

00 0 d
01 1 d
11 d 0
10 d 1
IC-UNICAMP
Exemplo: contador como FSM (JK)
• Contador síncrono mod 8: 0 1 2 3 4 5 6 7 0 ...
w = 0 w= 0 w= 0 w= 0
w= 1 w= 1 w= 1
A/0 B/1 C/2 D/3
w= 1 w= 1
H/7 G/6 F/5 E/4

w= 1 w= 1 w= 1
w= 0 w= 0 w= 0 w= 0

Tabelas de transição w=0 w= 0 w= 0 w= 0
IC-UNICAMP de estados A/0

w= 1
B/1
w= 1
C/2
w= 1
D/3
w= 1 w= 1
H/7 G/6 F/5 E/4

w= 1 w= 1 w= 1
w= 0 w= 0 w=0 w= 0
Present Next state

Next state Output state w = 0 w = 1 Count
Present
state w = 0 w = 1 y2y1y0 z2z1z0
Y2Y1Y0 Y2Y1Y0
A A B 0 A 000 000 001 000
B B C 1 B 001 001 010 001
C C D 2 C 010 010 011 010
D D E 3 D 011 011 100 011
E E F 4 E 100 100 101 100
F F G 5 F 101 101 110 101
G G H 6 G 110 110 111 110
H H A 7 H 111 111 000 111

Derivação de Present Next state
state w = 0 w = 1 Count
IC-UNICAMP J K do FF y2y1y0
Y2Y1Y0 Y2Y1Y0
z2z1z0
Transição J K A 000 000 001 000
00 0 d B 001 001 010 001
C 010 010 011 010
01 1 d D 011 011 100 011
11 d 0 E 100 100 101 100
F 101 101 110 101
10 d 1 G 110 110 111 110
H 111 111 000 111
Flip-flop inputs
Present
Count
state w= 0 w= 1
y2 y1 y0 z2 z1 z0
Y2 Y1 Y0 J 2K 2 J1K 1 J0K 0 Y2 Y1 Y0 J2K 2 J 1K 1 J0K 0
A 000 000 0d 0d 0d 001 0d 0d 1d 000
B 001 001 0d 0d d0 010 0d 1d d1 001
C 010 010 0d d0 0d 011 0d d0 1d 010
D 011 011 0d d0 d0 100 1d d1 d1 011
E 100 100 d0 0d 0d 101 d0 0d 1d 100
F 101 101 d0 0d d0 110 d0 1d d1 101
G 110 110 d0 d0 0d 111 d0 d0 1d 110
H 111 111 d0 d0 d0 000 d1 d1 d1 111
IC-UNICAMP
Mapas de Karnaugh para Js e Ks
y1 y0 y1 y0 y1 y0
wy2 wy2 wy2
00 01 11 10 00 01 11 10 00 01 11 10
00 0 0 0 0 00 0 0 d d 00 0 d d 0
01 d d d d 01 0 0 d d 01 0 d d 0
11 d d d d 11 0 1 d d 11 1 d d 1
10 0 0 1 0 10 0 1 d d 10 1 d d 1
J2 = wy0 y1 J1 = wy0 J0 = w
y1 y0 y1 y0 y1 y0
wy2 wy2 wy2
00 01 11 10 00 01 11 10 00 01 11 10
00 d d d d 00 d d 0 0 00 d 0 0 d
01 0 0 0 0 01 d d 0 0 01 d 0 0 d
11 0 0 1 0 11 d d 1 0 11 d 1 1 d
10 d d d d 10 d d 1 0 10 d 1 1 d
K 2 = wy0 y1 K 1 = wy0 K0 = w

IC-UNICAMP
Circuito final com JKs
w J Q y0
• Observar regularidade
• J=K= w y0 y1 ...yn-1 K Q
• Observar que é possível

fatorar termo repetido:
Ji = Ki = Jn-1 . yn-1 J Q y1
K Q
• Essa é a forma
conhecida com FF - T
J Q y2
K Q
Clock
Resetn

IC-UNICAMP
Contador com JK e termos fatorados
w J Q y0
• Exatamente o
contador com K Q
FFT
• Comparar com
contador FFD J Q y1
K Q
J Q y2
K Q
Clock
Resetn

Contador w Y0
y0
D Q
IC-UNICAMP
com FFD Q
• Em geral, Y1
D Q y1
implementação Q
com FFD tem

maior custo
Y2
D Q y2
Clock
MC602 – Mario Côrtes – IC / Resetn
Unicamp 64
IC-UNICAMP
ASM – Algorithmic State Machine
• Representação alternativa (e equivalente) ao
diagrama de estados
– Semelhante ao fluxograma
– Elementos principais:
a) Caixa de estado b) Decisão c) Saída condicional
Nome do
estado
Sinais de saída
0 (Falso) 1 (Verdadeiro) Saídas condicionais
ou ações
(Moore) Condição ou ações (Mealy)

IC-UNICAMP
Exemplo 8.3: FSM e ASM
Reset
Reset
A
z =0
w= 1
w= 0 A⁄z=0 B⁄ z = 0 0
w
w= 0 1
B
w= 0 w= 1 z =0
0 w
C⁄ z = 1
1
C
w= 1 z =1
0 1
w

IC-UNICAMP
Visão geral de máquinas síncronas
D2 Q1 D2 Q2
D Q circuito D Q
combinacional
Q com atraso tcc Q
tck
Q tcc tsu
CK
tck-->Q tcc tsu
• Em circuitos síncronos, frequência máxima do clock

limitada pelo maior atraso combinacional
• Tck ≥ tckQ + tcc + tsu
• fck ≤ 1 / (tckQ + tcc + tsu )

Maquinas de Estado Finito

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IC-UNICAMP

Prof Mario Côrtes

MC602 – Mario Côrtes – IC / Unicamp 2

MC602 – Mario Côrtes – IC / Unicamp 3

MC602 – Mario Côrtes – IC / Unicamp 4

• Solução estruturada para circuitos

MC602 – Mario Côrtes – IC / Unicamp 5

MC602 – Mario Côrtes – IC / Unicamp 6

MC602 – Mario Côrtes – IC / Unicamp 7

MC602 – Mario Côrtes – IC / Unicamp 8

MC602 – Mario Côrtes – IC / Unicamp 9

MC602 – Mario Côrtes – IC / Unicamp 10

MC602 – Mario Côrtes – IC / Unicamp 11

MC602 – Mario Côrtes – IC / Unicamp 12

MC602 – Mario Côrtes – IC / Unicamp 13

• Dois FFs quatro estados possíveis

MC602 – Mario Côrtes – IC / Unicamp 14

Clock Moore: z muda

Uma transição para

• Nesta modalidade: há uma saída determinada

• Notar a ausência de Reset na tabela

MC602 – Mario Côrtes – IC / Unicamp 20

MC602 – Mario Côrtes – IC / Unicamp 21

MC602 – Mario Côrtes – IC / Unicamp 22

MC602 – Mario Côrtes – IC / Unicamp 23

MC602 – Mario Côrtes – IC / Unicamp 24

MC602 – Mario Côrtes – IC / Unicamp 25

Observar sinais síncronos com borda de subida do clock

MC602 – Mario Côrtes – IC / Unicamp 27

MC602 – Mario Côrtes – IC / Unicamp 29

D ⁄ R3out = 1, R1in = 1, Done = 1

MC602 – Mario Côrtes – IC / Unicamp 30

Present Next state Outputs

MC602 – Mario Côrtes – IC / Unicamp 31

MC602 – Mario Côrtes – IC / Unicamp 32

MC602 – Mario Côrtes – IC / Unicamp 34

w= 1 Estado Próx estado saída

atribuição original atribuição melhorada

MC602 – Mario Côrtes – IC / Unicamp 37

MC602 – Mario Côrtes – IC / Unicamp 39

MC602 – Mario Côrtes – IC / Unicamp 40

MC602 – Mario Côrtes – IC / Unicamp 41

Clock cycle: t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

MC602 – Mario Côrtes – IC / Unicamp 42

Clock cycle: t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10

MC602 – Mario Côrtes – IC / Unicamp 43

MC602 – Mario Côrtes – IC / Unicamp 44

Present Next state Output z

MC602 – Mario Côrtes – IC / Unicamp 45

w= 0⁄ z= 0 Present Next state Outputz

Present Next state Output

MC602 – Mario Côrtes – IC / Unicamp 46

MC602 – Mario Côrtes – IC / Unicamp 47

MC602 – Mario Côrtes – IC / Unicamp 49

Present Next state Output s

Next state Output

• Poderia ser projetado por inspeção (e

MC602 – Mario Côrtes – IC / Unicamp 53

MC602 – Mario Côrtes – IC / Unicamp 54

• Nos dois casos, apesar de mais complicada, a

Estado atual Próximo estado J K

H/7 G/6 F/5 E/4