UNIVERSIDADE TECNOLÓGICA FEDERAL DO PARANÁ

CAMPUS PATO BRANCO

PR
UNIVERS IDADE TECNOLÓGICA FEDERAL DO PARANÁ
CURSO DE ENGENHARIA ELÉTRICA
DISCIPLINA DE CIRCUITOS DIGITAIS

LISTA DE EXERCÍCIOS 5
CONTADORES E REGISTRADORES

01. Utilize FFs tipo T, sensíveis à borda de subida de clock, para projetar um contador assíncrono
crescente, que execute a sequência de contagem de (3)16 a (E)16. Na sequência, represente o diagrama
de estados completo desse contador.

02. Utilize FFs tipo JK-MS, sensíveis à borda de descida de clock, para projetar um contador assíncrono
crescente, que execute a sequência de contagem de (A)16 a (1)16. Na sequência, represente o
diagrama de estados completo desse contador.

03. Utilize FFs tipo JK-MS, tomando como saídas do contador os Q* dos flip-flops, para projetar um
contador assíncrono decrescente, que execute a sequência de contagem de (6)16 a (1)16. Na
sequência, represente o diagrama de estados completo desse contador.

04. Caso o atraso de propagação dos flip-flops utilizados nas questões (1) a (3) sejam, todos, de 32ns,
qual a limitação a ser considerada para o valor de clock em cada um dos projetos ?

05. Utilize FFs tipo D para projetar um contador síncrono que execute a sequência de contagem dada a
seguir. Após o projeto, represente o diagrama de estados completo para este contador.

4>C>6>B>E>5>0>6

06. Utilize FFs tipo T para projetar um contador síncrono que execute a sequência de contagem dada a
seguir. Após o projeto, represente o diagrama de estados completo para este contador.

F>7>9>2>C>3>B>7

07. Utilize FFs tipo JK-MS para projetar um contador síncrono que execute a sequência de contagem
dada a seguir. Após o projeto, represente o diagrama de estados completo para este contador.

5>2>7>0>1>3>5

08. Caso o atraso de propagação dos flip-flops utilizados nas questões (5) a (7) sejam, todos, de 32ns,
qual a limitação a ser considerada para o valor de clock em cada um dos projetos ? Confronte esse
resultado com o obtido na questão (4), comentando sobre os diferentes valores encontrados.

09. Dada a sequência de contagem proposta, desenvolva o projeto para contadores que a implementem,
utilizando as 3 opções de FFs (D, T e JK-MS). Na sequência, analise o resultado de cada projeto e
indique qual opção é a mais viável, justificando sua resposta.

3>8>A>D>0>5>A<1
10. Analise os circuitos mostrados nos Figuras 1 e 2 e, para cada caso, atenda ao que se pede:
a. Qual a classificação do contador quanto ao tipo de sincronismo ?
b. A contagem pode ser classificada como decrescente ? Justifique e comprove.
c. Indique o bit de saída mais significativo.
d. O que acontecerá se o clock do circuito for alterado para 500kHz; 60MHz; e 125MHz ?
e. Para o circuito da Figura 1, represente o diagrama de estados completo do contador.
f. Para o circuito da Figura 2, considerando a saída E como MSB, caso o contador inicie com
todos seus bits ligados, indique a sequência de estados que irá ocorrer.

Figura 1

Figura 2