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Ffs PDF
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Introdução:
Os circuitos considerados até o momento eram todos
circuitos combinacionais, onde a saída é determinada pelos
valores presentes nas entradas, independente dos valores
anteriores. Os sistemas digitais são construídos usando tanto
circuitos combinacionais como dispositivos de memória
(circuitos seqüenciais).
O mais importante dispositivo de memória é o flip-flop
(abreviatura FF), construído a partir de combinação de portas
lógicas combinacionais:
Q Saída normal
Entradas FF
Q Saída invertida
Símbolo simplificado:
S Q
FF
C Q
Símbolo simplificado: S Q
FF
C Q
1
0
Flip-Flops Síncronos:
O flip-flop síncrono pode possuir diferentes entradas de
controle que deixam o FF pronto para mudar de estado, que
irá ocorrer na transição do sinal de CLK.
Q Q
CLK CLK
Q Q
Entradas de
controle e
síncronas
Entrada
de Clock
tS tH
S SET
Q
Detector de
Transição
CLK CLK*
Q
C CLEAR
CLK CLK
CLK CLK
CLK* CLK*
Retardo provocado pela porta NOT (~nanossegundos)
Nota: Se implementado por portas individuais, é necessário de 3 a 5 inversores
7404 para produzir um atraso suficiente.
SET
J
Q
Detector de
CLK Transição
CLK*
Q
K
CLEAR
LATCH COM NAND
D S Q D J Q
C Q K Q
5.8 Latch D
D SET
Q
ENABLE
(EN)
Q
CLEAR
LATCH COM NAND
D Q EN D Q
0 X Qo (não muda)
1 0 0
EN Q
1 1 1
X = “tanto faz”
Qo = estado anterior
O flip-flop D responde à entrada D somente na transição do
sinal de clock. No latch D, a saída irá acompanhar a entrada
D para EN = 1 (operação “transparente”) e a saída será fixa
quando EN = 0.
PRE
74LS112
S 1Q
J S Q 1J
C1
CLK C 1K
R 1Q
K R Q S 2Q
2J
C2
CLR 2K
R 2Q
Entradas de
controle e
síncronas
Entrada
de Clock
tS tH
Retardos de propagação:
CLK CLK
Q Q
tPLH tPHL
Frequência máxima de Clock, fmax.
Tempos de duração dos pulsos ALTO e BAIXO do Clock:
1
CLOCK
0
tW(H) tW(L)
Largura de um pulso assíncrono ativo:
1
PRE ou CLR
0
tW(L)
1 J1 Q1 J2 Q2 CLK
CLK CLK
Q1=J2
1 K1 Q1 K2 Q2 Q2
↑
tPLH de Q2
Q2 responderá adequadamente ao nível lógico presente em Q1 antes
da transição negativa do clock, desde que tH referente a Q2 seja menor
que o retardo de propagação de Q1.
Mestre Escravo
Q’ Q
Clock
Clock Mestre
D
Q’
Clock Escravo
Q
S A S B
CLK CLK
C A C B
TRANSFER
J
D AA J
D B
CLK CLK
K A
A K BB
TRANSFER
J A
J PRE B
CLK
CLK
K A
K CLR B
Habilitação de
Transferência
K3 Q3 K2 Q2 K1 Q1 K0 Q0
1 J2 Q2 1 J1 Q1 1 J0 Q0
1 K2 Q2 1 K1 Q1 1 K0 Q0
Pulso de clock
1 2 3 4 5 6 7 8 9 10 11 12
CLK
Q0
Q1
Q2
∫∫
VT+
VT-
Q MM não-regatilhável
Q MM regatilhável
0 1 2 3 4 5 6 7 8 9
74121:
RINT REXT/CEXT ≥1 & 1
A1 Q ∫∫
A2 ∫∫ T RI
B Q CX
RX/CX
CEXT
X indica conexão não lógica
1 J X 1 J Y 1 J Z
1 K X 1 K Y K Z
Clock de 1KHz
Entradas vinda X Q 1 D W
dos FF’s Y T MM
Z
Q CLK W
RT CT
tp=3,5ms
Oscilador Schmitt-Trigger
+5v
R 14
1 2 4V
∫∫ VOUT 0V
7
C 7414 ⇒ Frequência ≈ 0,8/RC (R≤ 500Ω)
74LS14 ⇒ Frequência ≈ 0,8/RC (R≤ 2KΩ)
74HC14 ⇒ Frequência ≈ 1,2/RC (R≤ 10MΩ)
C≥ 100pF
2 t2 = 0,693(RA+RB)C B
T = t1 + t 2
C 5 Frequência = 1/T
RA ≥ 1KΩ
1 0,01μF RA + RB ≤ 6,6MΩ
B
C ≥ 600pF