Conteúdo

 Estimação das características de uma porta 

lógica
 Exemplos de dimensionamento

 Calibração do modelo 

Inclui figuras de:
I. Sutherland, B. Sproull, D. Harris
Logical Effort, Morgan Kaufmann Publishers

VLSI Esforço lógico (exercícios resolvidos)  1
Cálculo do esforço lógico de uma porta (1)
Portas de referência

Portas de “dimensão” 60 
unidades
VLSI Esforço lógico (exercícios resolvidos)  2
Cálculo do esforço lógico de uma porta (2)

Porta assimétrica
AOI21

g = 2   (a, b)
g = 5/3   (c)

VLSI Esforço lógico (exercícios resolvidos)  3
Esforço de portas lógicas

Calcule o esforço lógico das seguintes portas:

a) multiplexador tri­state

b) porta xor (2 entradas)

c) portas xor / paridade (3 entradas) simétrica e assimétrica
 

VLSI Esforço lógico (exercícios resolvidos)  4
Multiplexador tris­state de n entradas

Total:  n 44 /1=4n por entrada: 22 /1=2

Por grupo de selecção: 22 /1=2
: factor de escala do PMOS em relação ao NMOS (inversor simétrico)
VLSI Esforço lógico (exercícios resolvidos)  5
Porta XOR­2

Total: 88 /1=8
Por entrada:2
Por grupo de entrada: 4

VLSI Esforço lógico (exercícios resolvidos)  6
Porta XOR­3 simétrica

Total: 2n−1 n nn /1=n2 2n−1

1
Por entrada: total⇒ n2
n−2

2n
1
Por grupo de entrada:  total⇒ n2n−1
n

Total:  36
Por entrada: 6
Por grupo de entrada: 12

VLSI Esforço lógico (exercícios resolvidos)  7
Porta XOR­3 assimétrica

Total:  24
Por grupo de entrada: 6,12,6

VLSI Esforço lógico (exercícios resolvidos)  8
Dimensionamento: exemplo 1

1. Dimensionar a rede lógica, assumindo que a entrada A tem um capacidade C (igual à da carga).
y = z = C,   atraso = 10

2. Assumir agora que a capacidade à saída é 8C e repetir o exercício anterior.
atraso = 14, z= 4C, y = 2C

VLSI Esforço lógico (exercícios resolvidos)  9
Dimensionamento: exemplo 2

Determine o dimensionamento (capacidade de entrada)
que permite obter o atraso mínimo.

z=14, y =13, x=15
VLSI Esforço lógico (exercícios resolvidos)  10
Dimensionamento: exemplo 3

Num processo 0,6 m, a capacidade do pad + carga é de 40 pF, 
equivalente à capacidade de uma porta (“gate”) de 20000 m. O sinal 
de saída é gerado por um inversor com capacidade de entrada 
equivalente a 7,2 m. Determine a cadeia de inversores mais rápida.

Resp: 6 inversores, atraso = 28,5 unidades, factor de escala=3,75

Atraso para =50 ps: 1,43 ns 

VLSI Esforço lógico (exercícios resolvidos)  11
Dimensionamento: exemplo 4
Dimensionar um descodificador para um banco de registos 
com 16 registos de 32 bits cada. Cada célula de memória 
representa um carga equivalente a 3 inversores de 
referência. Os sinais disponíveis (incluindo complementos 
dos sinais de selecção) podem atacar 10 transístores de 
referência.

Dimensione um descodificador com 3 andares.  
[z=18, y=6.7, x=10]

Um descodificador de 4 andares será melhor?
VLSI Esforço lógico (exercícios resolvidos)  12
Descodificador

VLSI Esforço lógico (exercícios resolvidos)  13
Determinação dos parâmetros do modelo 
Determine o esforço lógico e o atraso intrínseco (parasita) 
para os inversores do processo standard­cell G10­p (LSI 
Logic).

VLSI Esforço lógico (exercícios resolvidos)  14
 Datasheet para inversores standard cell

VLSI Esforço lógico (exercícios resolvidos)  15