CENTRO FEDERAL DE EDUCAO TECNOLGICA DE MINAS

GERAIS
(CEFET-MG)

nio Vieira Soares

ORIENTADOR: Professor Mestre Egdio Ieno Jnior

DESENVOLVIMENTO DE CIRCUITO INTEGRADO CMOS

Belo Horizonte
2013

nio Vieira Soares

DESENVOLVIMENTO DE CIRCUITO INTEGRADO CMOS

Trabalho: Bolsa de Iniciao Cientfica Jnior (BIC-Jr)

CEFET-MG, Mecatrnica

Orientador: Egdio Ieno Jnior

Sumrio:
Sumrio ........................................................................................................ 2
1.1 Introduo ............................................................................................... 3
1.2 Compreendendo os Tipos de Transistores de Efeito de Campo .... 3
1.3 Entendimento Elementar de Como Funciona os MOSFETs .......... 4
1.4 Tecnologia de Fabricao de Circuito Integrado CMOS ................ 5
2.1 Fluxo de Fabricao de Circuito Integrado ............................................ 6
2.2 Etapas do processo de Construo de Circuito Integrado ............ 8
2.3 Regras de Projeto para a fabricao de Circuitos Integrados para a
Tecnologia 0,35 m CMOS ........................................................................... 15
3.1 Softwares de Simulao Livres ............................................................. 19
3.2 AIM-Spice .................................................................................... 19
3.3 CircuitMaker ................................................................................. 19
3.4 Electronics Workbench ................................................................ 20
3.5 ICAP/4 ......................................................................................... 20
3.6 LTspice IV .................................................................................... 21
3.7 Micro-Cap .................................................................................... 22
3.8 PSPICE........................................................................................ 22
4.1 MOSFET Tipo Enriquecimento ............................................................. 23
4.2 Descries de Frmulas Primordiais que regem os Transistores
por Efeito de Campo Tipo Enriquecimento de Canal n e p ........................... 23
4.3 Capacitncias Internas do MOSFET ............................................ 25
4.4 As Margens de Rudo para a Porta Inversora .............................. 27
4.5 Atraso de Propagao para Uma Porta Inversora ....................... 28
5.1 Integrao de Processos: CMOS em Si ............................................... 30
5.2 Disparo por Latch-up ................................................................... 30
5.3 Estudos das Ferramentas dos Softwares L-Edit e PSPICE e
Simulao dos Circuitos Projetados ............................................................. 32
5.4 Simulaes e Analises das Portas Inversoras CMOS .................. 32
5.5 Desenvolvimento de Clula Bsica 3n-3p .................................... 40
5.6 Simulaes e Anlises da Porta AND na Clula Bsica 3n-3p pela
Tecnologia CMOS......................................................................................... 42
6.1 Concluso ............................................................................................. 52
Assinaturas ................................................................................................. 53
Bibliografias ................................................................................................ 54
2

1.1 Introduo
Desde a dcada de 70, as evolues da integrao de transistores em
uma pastilha de silcio tm aumentado. O transistor substituiu as vlvulas que
ocupavam muito espao e demoravam muito tempo para comearem a
funcionar, alm de esquentarem muito.
Neste trabalho se desenvolveu um trabalho relativo aos transistores de
efeito de campo (FET) focado na tecnologia de fabricao de transistores
0,35m CMOS. O termo CMOS significa MOS Complementar.
Assim para o entendimento do trabalho foram abordados conceitos
bsicos na rea de fabricao de circuitos integrados. A meta do projeto se
resume em extrair as capacitncias parasitas do inversor para uma porta AND
e simular suas margens de rudo e atraso de propagao.
1.2 Compreendendo os Tipos de Transistores de Efeito de Campo
O que diferencia um Transistor de Efeito de Campo Metal xido Silcio
(MOSFET), por exemplo, do Transistor por Juno Bipolar (TJB) que o
MOSFET controlado por tenso e o TJB controlado por corrente. Os FETs
possuem um terminal chamado de Porta ou Gate que controla por meio de
cargas estabelecidas por um campo eltrico a conduo do circuito de sada.
Na Figura 1 verifica-se essa diferena entre o TJB e o MOSFET.

Figura 1: Transistor por Juno Bipolar (TJB) e Transistor por Efeito de Campo (FET).

De acordo com Boylestad existem dois tipos de FET, o Transistor de

Efeito Campo por Juno (JFET) e o MOSFET que dividido em duas
categorias, os de tipo de Enriquecimento e os de Depleo. Na Figura 2
observa-se a estrutura bsica desses transistores.
3

Figura 2: a)Transistor JFET, b) Transistor MOSFET tipo Depleo, c) Transistor MOSFET

tipo Enriquecimento.

1.3 Entendimento Elementar de Como Funciona os MOSFETs

Verifica-se na Figura 2 que o MOSFET tipo depleo possui um canal
implantado fisicamente enquanto que no MOSFET tipo enriquecimento
necessita-se induzir um canal para que o mesmo possa conduzir corrente entre
dreno e fonte.
Os MOSFETs tipo enriquecimento e depleo possuem 4 terminais que
correspondem porta ou Gate (G), fonte ou Source (S), ao dreno ou Drain
(D) e ao substrato ou Body (B). E o JFET possui 3 terminais: a porta, a fonte e
o dreno.
Observa-se que os FETs possuem uma camada de isolante na porta
que responsvel pela alta impedncia de entrada.
Para se conseguir a curva de transferncia aos transistores JFET e
MOSFET tipo depleo utiliza-se a Equao de Shockley que est
representada na Equao 1.

 
 1 

(1)

Na Equao de Shockley I e V so constantes e a varivel V a

varivel de controle. O termo quadrtico ocorre devido relao no linear
4

entre I que corresponde a corrente de dreno e V que a corrente entre o

gate e o source. A corrente I se refere ao valor de I quando V  0V. A

tenso V corresponde ao valor de V quando I  0A. Alm disso, a tenso

V inversamente proporcional e as outras variveis so diretamente

proporcional a corrente I .

1.4 Tecnologia de Fabricao de Circuito Integrado CMOS

Existe uma diferena entre a tecnologia CMOS e uma porta CMOS. A
tecnologia CMOS aquela, onde o processo de fabricao utiliza os
transistores PMOS e NMOS de forma que cada um complemente o outro com
o objetivo de otimizar os circuitos. Uma porta CMOS formada por duas redes
chamadas de pull-up e pull-down. Na Figura 3 observa-se o circuito eltrico das
portas NAND, inversora e AND com essas redes. A rede pull-up interliga o sinal
de sada fonte e a rede pull-down interliga a sada ao GND ou VSS.

Figura 3: Redes pull-up e pull-down de portas CMOS.

Devido alta impedncia de entrada formam-se entre a camada de

metal-xido-silcio do gate as chamadas capacitncias de entrada que
juntamente com os outros tipos de capacitncia do MOSFET ocasionam o
chamado atraso de propagao.
No estudo da tecnologia CMOS entende-se que o principal motivo do
consumo de potncia devido ao componente dinmico que ocorre
essencialmente pela corrente de carga-descarga das capacitncias de entrada
das portas lgicas. O consumo esttico muito pequeno para esta tecnologia.
Na Figura 4 verifica-se o comportamento dinmico dos transistores que
compem o circuito, cuja sada de uma porta inversora ligada entrada da
outra, sucessivamente.

Figura 4: Comportamento dinmico das portas inversoras de um circuito eltrico.

2.1 Fluxo de Fabricao de Circuito Integrado CMOS

Utiliza-se dois tipos de metodologias de projeto para a fabricao dos
Circuitos Integrados que so as chamadas full-custom e as standard-cell. Cada
uma possui suas vantagens e desvantagens.
A metodologia full-custom aquela onde os transistores das portas
lgicas so projetados formando clulas especiais, para a aplicao o qual ir
se empregar o Circuito Integrado. uma metodologia mais cara porque o
desenvolvimento do projeto mais demorado e trabalhoso. No entanto na

maioria dos casos, quando bem projetados, os Circuitos Integrados

desenvolvem melhor suas tarefas.
A metodologia standard-cell aquela onde as portas lgicas so
projetadas com base em banco de clulas, neste trabalho foi projetado a clula
bsica 3n-3p para a tecnologia de fabricao 0,35m CMOS, os quais foram
implementadas as inversora, AND e NAND.
Antes da fabricao dos Circuitos Integrados utilizaram-se simulaes
eltricas para que o comportamento desses circuitos para que fossem
analisados e comparados com as expectativas de projeto.
Neste trabalho foi empregado o software PSPICE para a simulao
eltrica dos circuitos e o software L-Edit para o desenvolvimento do projeto
fsico dos transistores das portas lgicas.
Realizadas as simulaes e a verificao de possveis modificaes e
adaptaes pode-se, ento, realizar a fabricao das mscaras.
As fotomscaras ou placas fotolitogrficas so feitas de lminas de vidro
ou de quartzo onde so transcritas as geometrias das camadas a serem
formadas na pastilha de silcio.
Existem muitos tipos de tecnologias de processo de fabricao de
circuitos integrados, cada uma com suas especificaes para a criao das
estruturas dos transistores a serem empregados para aplicaes afins. Na
Figura 5 verificam-se algumas dessas tecnologias.

Figura 5: Principais tecnologias de fabricao de circuitos integrados. Adaptado de

SIARKOWSKI, L. A. Fundamentos de Fabricao de Circuitos Integrados.

2.2 Etapas do Processo de Construo de Circuito Integrado CMOS

Foram estudadas as etapas bsicas dos processos de fabricao CMOS
de acordo com Sedras e Smith (2004) e Swart J. W.
A primeira etapa para a construo de um transistor a preparao da
lmina de silcio. Atravs de tcnicas simples de purificao de silcio forma-se
um tarugo, o qual fatiado em lminas que constituiro a base da pastilha do
Circuito Integrado. Na Figura 6 representa-se a estrutura fsica de um tarugo.

Figura 6: Tarugo de silcio. Smith, K. C. Microeletrnica, 5 Edio, p800.

As lminas passam por processo de polimento qumico mecnico,

Chemical Mechanical Polishing (CMP). Esta prpria lmina poder ser o
substrato tipo p, caso a tecnologia CMOS adote ilhas com cavidade tipo n.
Ressalta que os processos que adotam ilhas tipo n conferem certas
caractersticas que se destacam em relao aos outros processos que adotam
outros tipos de ilha. Entre essas caractersticas cita-se que os substratos tipo p
so mais baratos, de melhor qualidade e menos susceptveis a problemas de
fabricao, e o tempo de difuso de fsforo na ilha tipo n menor que no caso
de ilha p formada pela implantao de boro.
O processo de fotolitografia consiste da deposio de uma camada de
fotorresiste. Com uma exposio seletiva da luz ultravioleta na camada de
fotorresiste forma-se uma rea que solvel e de fcil remoo. A geometria
da rea a ser exposta dita pela placa fotolitogrfica. O equipamento que traa
a geometria das camadas desenvolvidas em projeto o Parttern Generator
(PG).
Assim, o fotorresiste pode selecionar a localizao de vrias camadas
que se deseja construir no transistor.
8

J para a construo da cavidade tipo n, primeiramente realiza-se a

oxidao da superfcie do substrato de silcio tipo p, depois, aplica-se uma
camada de fotorresiste e corro-se parcialmente a camada de xido de silcio
sem prejudicar o fotorresiste. Uma exemplificao destas etapas se encontra
na Figura 7. Existem diversos tipos de corroso entre alguns desses processos
cita-se a corroso mida em soluo KOH/isopropanol, a seca em RIE, etch
back, entre outras.

Figura 7: Preparao da lmina para a formao das ilhas. Adaptado de SWART, J. W.

Integrao de processos: CMOS em silcio, p.7.

Aps a corroso parcial do xido SiO2 realiza-se a dopagem por

implantao inica para a formao da cavidade tipo n. Atravs de um canho
de ons se introduz os ons do dopante necessrio com a acelerao
provocada pelo campo eltrico na superfcie desejada, que nesse caso a
rea para a formao da cavidade p. Durante a etapa de implantao inica
pode haver uma pequena oxidao da superfcie. Verifica-se esta etapa na
Figura 8.

Figura 8: a) Implantao de boro, B) Ilha tipo p formada. Adaptado de SWART, J. W.

Integrao de processos: CMOS em silcio, p.7.

Depois da formao da ilha, se define a regio ativa que corresponde ao

local onde a fonte, gate e dreno ficaro. Por meio de uma camada espessa de
xido SiO2 ser possvel a separao dos transistores NMOS dos PMOS e
delimitao das regies ativas. Para isto, utiliza-se a tcnica de oxidao local
ou local oxidation (LOCOS). Mas antes disso, uma srie de etapas que tem
como um dos objetivos evitar a formao de um canal de superfcie induzido
por cargas no xido ou por uma linha de interconexo passando por cima do
xido de campo. Para isto, procura-se aumentar a dopagem das regies que
esto abaixo desse xido, pois, assim, a tenso de limiar dessa regio
aumentar a tal ponto que seja maior que tenso mxima utilizada no circuito.
No incio coloca-se uma fina camada de nitreto Si3N4 pelo processo de
deposio qumica em fase de vapor ou Chemical Vapor Deposition (CVD),
seguido de uma fotogravao para o delineamento das reas que protegero
as regies ativas onde sero formados os transistores. Verifica-se essa etapa
do processo de fabricao de Circuito Integrado CMOS na Figura 9.

Figura 9: Deposio do nitreto que proteger as regies ativas. Adaptado de SWART, J. W.

Integrao de processos: CMOS em silcio, p.11.

Depois se realiza a deposio do filme de fotorresiste seguido do

processo de fotogravao. Pretende-se nessa etapa proteger uma das regies
para que a outra possa receber a implantao inica que aumentar a
dopagem das regies, as quais, ficaro abaixo da camada de xido formada
pelo LOCOS, no caso desta analise foi escolhida primeiro a deposio inica
de boro na regio do transistor NMOS. Verifica-se essa etapa do processo de
fabricao de Circuito Integrado CMOS na Figura 10.
10

Figura 10: Implantao de boro para o aumento da dopagem na regio abaixo do xido
formado pelo LOCOS. Adaptado de SWART, J. W. Integrao de processos: CMOS em silcio, p.11.

Para a outra parte da dopagem na regio do transistor PMOS realiza-se

o mesmo processo realizado para outra regio, mas agora se protegendo esta
da implantao inica de fsforo. Verifica-se essa etapa do processo de
fabricao de Circuito Integrado CMOS na Figura 11.

Figura 11: Implantao de fsforo para o aumento da dopagem na regio abaixo do xido
formado pelo LOCOS, p.11.

Aps isto, retira-se o fotorresiste da regio que sofreu a ltima

implantao e se realiza o LOCOS das reas que no esto cobertas pelo
nitreto. Aps o processo de oxidao se retira o nitreto que traou a regio
ativa. Observa-se a formao dessa regio na Figura 12. Ressalta-se, ainda,
que regio ativa diferente de rea ativa, pois esta ltima somente forma os
drenos e as fontes dos MOSFETs.

Figura 12: Oxidao local das reas que no foram cobertas pelo nitreto. Adaptado de
SWART, J. W. Integrao de processos: CMOS em silcio, p.11.

11

Pretende-se aps a formao da regio ativa formar as portas que so

constitudas por nitreto. Para isto aplica-se uma nova etapa de fotogravao
para o delineamento das regies onde ser implantado o nitreto que formar as
reas de porta. Observa o processo de formao das portas na Figura 13.

Figura 13: a)Deposio de fotorresiste, b)Fotogravao, c)Implantao do nitreto para a

formao das portas dos MOSFETs. Adaptado de SWART, J. W. Integrao de processos: CMOS
em silcio, p.16.

Formando-se a porta dopam-se as regies de dreno e fonte atravs de

uma implantao de ons com os dopantes desejados, para isto reveste-se um
dos transistores com fotorresiste para a primeira implantao de ons de boro,
depois, retira-se a primeira camada de fotorresiste e reveste-se o outro
12

transistor para a segunda implantao de ons de fsforo. Aps isto se retira a

camada de fotorresiste. Verificam-se essas etapas na Figura 14.

Figura 14: Dopagem por implantao inica para a formao dos drenos e sources dos
MOSFETs. Adaptado de SWART, J. W. Integrao de processos: CMOS em silcio, p.18.

Com a realizao das regies de dreno e fonte dos MOSFETs aplica-se

uma camada espessa de xido atravs do processo CVD sobre toda a lmina.
Com isto realiza-se uma nova etapa de deposio de fotorresiste e de
fotogravao seguido de corroso para a formao das janelas de contato.
Verifica-se esse processo na Figura 15.

13

Figura 15: a)Deposio do xido CVD, b)Deposio do fotorresiste, c)Fotogravao,

d)Corroso do xido CVD,
e) Janelas de contato prontas. Adaptado de SWART, J. W. Integrao
de processos: CMOS em silcio, p.18.

Para o delineamento das interconexes aplica-se uma pulverizao

catdica para a deposio de uma fina camada de metal bom condutor, como o
ouro ou alumnio, seguido de uma fotogravao e corroso do metal para o
14

delineamento das trilhas. Na Figura 16 verifica-se o preenchimento das janelas

de contato com metal por meio da pulverizao catdica.

Figura 16: Preenchimento das janelas de contato com metal para a formao das trilhas.
Adaptado de Smith, K. C. Microeletrnica, 5 Edio, apndice A.

Aps a formao dos transistores na lmina de silcio, separam-se os

circuitos para a formao das pastilhas. Assim, interligam-se as entradas e
sadas dos circuitos aos contatos que formaro o encapsulamento. Realizado
esse processo encapsula-se o Circuito integrado com material plstico ou epxi
sob vcuo ou em uma atmosfera inerte. E na Figura 17 observam-se alguns
perfis de encapsulamento de circuitos integrados.

Figura 17: a) Encapsulamento de oito pinos de plstico em linha dupla dual-in-linepackage - DIP, b) encapsulamento em superfcie de dezesseis pinos surface mount IC package
Disponvel em: < http://eletrodex.com.br/Produto>.

2.3 Regras de Projeto para a Fabricao de Circuitos Integrados

para a Tecnologia 0,35m CMOS
Aps o entendimento bsico de como so formados a maior parte dos
Circuitos Integrados CMOS foram estudados as regras que regem a
estruturao para a fabricao dos mesmos. Para isto, necessrio definir que
tipo de tecnologia ser adotado no projeto, pois cada uma possui suas regras
de projeto.
Mostra-se no decorrer deste captulo a estruturao de uma porta
inversora utilizando a tecnologia 0,35m CMOS. No tipo de tecnologia a ser
15

empregada encontram-se as regras que regem a disposio das estruturas dos

componentes a serem fabricados.
Para o desenvolvimento das estruturas fsicas dos transistores do
projeto foi utilizado o software L-Edit da Tanner, cuja tela inicial mostrada na
Figura 18.

Figura 18: Tela inicial do software PSPICE.

Foi adotado um sistema de medida que chamado de lambda (), que

facilita a compatibilidade dos projetos com os diversos tipos de softwares
utilizados durante o processo de criao dos mesmos. Um lambda corresponde
a 0,2 micrmetros. Alm disso, as definies relativas tecnologia
SC4ME_SUBM 0,35m CMOS foram carregadas a partir de um arquivo j
existente em extenso .tdb.
Para a criao do projeto foram utilizadas varias camadas cuja
sequncia de colocao no software no importa, pois cada etapa do processo
de fabricao de Circuito Integrado regida por uma camada projetada para
aquele fim.
Foram estudadas as regras de projeto e assim foi realizada a Tabela 1
com as principais regras para o projeto das portas lgicas inversora, AND e
NAND tendo como base os MOSFETs do tipo p e n. E nessa mesma tabela
foram inseridos exemplos prticos da aplicao dessas regras.
16

Tabela 1: Principais Regras Utilizadas da Tecnologia 0,35m CMOS

TIPO
DE
REGRA:

APLICAO:

Tamanh
o:

6.1

Tamanho dos
contatos de rea
ativa.

2 x 2

7.3

Sobreposio de
metal sobre um
contato de rea
ativa.

6.2

Sobreposio de
camada ativa em
relao ao contato
de rea ativa.

1.5

4.2

Sobreposio da
camada de
seleo de
dopagem em
relao rea ativa.

2.2

Distancia entre
uma camada ativa
e outra camada
ativa.

1.1

Mnima largura do
canal n-well
(verifica-se se a
prpria largura do
transistor j o
suficiente).

12

2.3

Distncia mnima
do poo em
relao s reas
ativas quando
relacionadas s
regies de fonte e
dreno.

APLICAO:

17

2.4

Distncia mnima
do poo em
relao s reas
ativas quando
relacionadas aos
contatos de
substrato e poo.

7.1

Mnima largura de
trilhas de metal1.

5.2

Sobreposio do
Poly em relao
ao contato.

1.5

5.4

Distncia mnima
do contato (que
est no Poly) em
relao ao Gate
do transistor.

7.2

Espaamento
mnimo entre
trilhas de metal1
se as trilhas forem
menores que 10 .

7.4

Espaamento
mnimo entre
trilhas de metal1
se as trilhas forem
mais largas que
10 .

5.3

Distncia mnima
de um contato ao
outro contato.

18

3.1 Softwares de Simulao Livres

Foram pesquisados alguns dos melhores softwares de simulao de
eletrnica em verso livre. Os quais estaro descritos resumidamente e o que
cada um tem de melhor para oferecer para os usurios.

3.2 AIM-Spice
AIM-Spice uma nova verso do SPICE executado sob o Microsoft
Windows e sistemas operacionais Linux. O AIM-Spice para Windows capaz
de exibir graficamente os resultados de uma simulao em curso. O
desenvolvimento do AIM-Spice foi motivado pela necessidade de uma interface
mais amigvel, e como um veculo para o novo conjunto de modelos de
dispositivos avanados para simulao de circuitos desenvolvidos pela
empresa. (Disponvel em: <http://www.aimspice.com/download.html> Acesso
em: 17 nov. 2012).

Figura 19: Tela inicial do software AIM-Spice.

3.3 CircuitMaker
Tem interface amigvel alm de ser rpido e prtico na criao e
modificao de desenhos relativos a diagramas de circuitos analgicos e
digitais. (Disponvel em: <http://blogdoreco.blogspot.com.br/2009/05/circuitmaker-2000-traxmaker-completo.html> Acesso em: 17 nov. 2012).

19

Figura 20 - Tela inicial do software CircuitMaker.

3.4 Electronics Workbench

um excelente simulador de circuitos eletrnicos, como se trata de uma
verso simplificada do Eletronics Workbench MultiSim e portanto mais
acessvel para os usurios que desejarem adquirir o software, tem quase todas
as

funcionalidades

do

Multisim.

(Disponvel

em:

<http://www.electronicsworkbench.com/>Acesso em: 17 nov. 2012).

Figura 21: Tela inicial do software Electronics Workbench.

3.5 ICAP/4
De acordo com o manual do software, algumas de suas melhores
caractersticas a capacidade de simulao das formas de ondas em tempo
real mostrando como o circuito executado, alm disso, adiciona, exclui e
redimensiona as formas de onda a qualquer momento.

20

Figura 22: inicial do software ICAP/4.

3.6 LTspice IV
LTspice IV um simulador SPICE de alto desempenho, que possui
captura esquemtica e visualizador de formas de ondas e modelos que
facilitam a simulao dos reguladores de comutao. Os reguladores de
comutao so de forma extremamente rpida em comparao com
simuladores SPICE normais, permite ao usurio visualizar formas de onda para
a maioria dos reguladores de comutao em apenas alguns minutos.
(Disponvel em: <http://www.linear.com/designtools/software/> Acesso em: 17
nov. 2012).

Figura 23: Tela inicial do software LTspice IV.

21

3.7 Micro-Cap
A interface grfica dele simples de aprender e usar. Modelos SPICE
familiares, alm de extenses, so fceis de aplicar. Mais de 500 advertncias
e mensagens podem ajudar com os problemas. Algumas de suas
caractersticas so: Editor esquemtico integrado e simulador; analisa
dinamicamente as atualizaes de ondas e curvas, como a Edio de plotagem
3D; possui biblioteca de dispositivos com mais de 24.000 partes alm de
possuir extensos operadores matemticos e variveis. (Disponvel em:
<http://www.spectrum-soft.com/demo.shtm> Acesso em: 17 nov. 2012).

Figura 24: Tela inicial do software Micro-Cap.

3.8 PSPICE
O software foi desenvolvido para as exigncias das indstrias mais
complexas e tambm integrado no fluxo de sistemas completos de design pela
OrCAD and Allegro Cadence. Ele inclui recursos como a anlise de um circuito
com otimizao automtica, criptografia, um editor de modelo, suporte para
modelos parametrizados, autoconvergncia e reincio de ponto de verificao,
vrios solucionadores internos e um editor de parte magntica. (Disponvel em:
<http://en.wikipedia.org/wiki/PSpice>Acesso em: 17 nov. 2012).

22

Figura 25: Tela inicial do software PSpice.

Devido a sua grande utilizao e aceitao no mercado de trabalho e por

sua confiabilidade perante as mais diversas aplicaes na simulao de
circuitos analgicos, optou-se por sua utilizao para a anlise das formas de
onda dos nossos projetos CMOS.
4.1 MOSFET Tipo Enriquecimento
Foram estudas de acordo com Sedras e Smith (2004) algumas das
frmulas primordiais para o entendimento do funcionamento dos MOSFETs tipo
enriquecimento. Foram analisadas as frmulas que relacionam Id versus VDS
ou VGS nas regies de triodo, saturao e corte, e as frmulas de atraso de
propagao e rudo de uma porta inversora NOT. Alm disso, foram verificadas
as frmulas que regem as capacitncias internas desses MOSFETs. E ainda,
se realizou algumas anlises dessas equaes que regem os CMOS e outras
caractersticas dos MOSFETs.

Descries de Frmulas Primordiais que Regem os

Transistores por Efeito de Campo Tipo Enriquecimento de Canal n e p
4.2

Para a anlise do comportamento da resistncia do canal de um

MOSFET, verifica-se que com o aumento do valor de VGS essa resistncia
tende a diminuir. J a sobretenso de conduo o valor de tenso na porta
que excede o valor de tenso de limiar. Para valores baixos de tenso VDS e
aumentando-se gradualmente o valor de VGS, tem-se uma relao linear entre a
corrente iD e o valor de VDS. Observa-se na Figura 26 o grfico dessa relao
linear.
23

Figura 26 Caractersticas Id X VDS, quando a tenso aplicada entre fonte e dreno, VDS,
pequena. O dispositivo opera como um resistor linear cujo valor controlado por VGS. Adaptado
de SEDRAS, A. S e SMITH, K. C. Microeletrnica, 5 Edio, p.145.

Na Equao 2 verifica-se, ainda, que a resistncia de canal

diretamente proporcional ao comprimento do canal, enquanto as outras
variveis so inversamente proporcionais a essa resistncia. Nota-se que para
um valor pequeno da tenso VDS e um aumento gradativo da tenso VGS o
canal comporta-se como uma resistncia varivel.
 




(2)

 
 !

No estudo dos MOSFETs NMOS e PMOS verificam-se trs regies que

constituem as caractersticas entre a corrente iD e o valor da tenso VGS e elas
so conhecidas por regio de triodo, regio de saturao e regio de corte.
Aumentando-se o valor de VDS para um valor VGS>Vt alcana-se a regio
de saturao e isso ocorre devido ao estreitamento do canal que aumenta
correspondentemente o valor da resistncia do canal. O valor dessa saturao
regido pela Equao 3.
"  $

%
'(
&

 )*

(3)

A regio de triodo corresponde ao valor da corrente iD no intervalo que a

resistncia de canal aumenta at o ponto de saturao que corresponde a
VDSsat,. Essa regio ditada pela Equao 4.
24

"  $

%
'(
&

 )* '  '
!

(4)

k e Vt correspondem aos valores do parmetro de transcondutncia e da

tenso de limiar, respectivamente, que variam de acordo com o tipo de
tecnologia MOS adotada. Em uma mesma tecnologia pode haver diferena
entre os valores dessas variveis para os transistores NMOS e PMOS que
podem ser representadas por kn e kp, e, Vtn e Vtp.
Percebe-se que tanto para a frmula que rege a regio de saturao
como para a regio de triodo o valor L inversamente proporcional ao valor da
corrente iD. Percebe-se que aumentando o comprimento do canal a resistncia
do mesmo aumenta e consequentemente a corrente iD tende a diminuir. Por
outro lado o aumento da largura do canal W tende a facilitar a passagem dos
portadores. Relaciona-se W como em um fio condutor de eletricidade que pode
conduzir mais corrente medida que se aumenta o dimetro.
O parmetro de transcondutncia k dito pela Equao 5.
$  +, -./

(5)

A capacitncia C12 capacitncia por unidade de rea da regio da

porta e a regio de canal, o qual se representa pela Equao 6.
3

-./  *45
45

(6)

Onde, 12 a permissividade do xido de silcio que corresponde a 3,45

X 10-11 F/m, e t 12 a espessura da camada de xido entre a porta e a regio

de canal.
4.3 Capacitncias Internas do MOFET

As capacitncias internas podem ocasionar atraso de propagao e

consequentemente interferncia na velocidade de processamento das
informaes que o Circuito Integrado ter de trabalhar. Para isto foram
estudados os tipos de capacitncia interna dos MOSFETs.
Os efeitos capacitivos so modelados pela incluso de capacitncias no
modelo do MOSFET entre seus quatro terminais, G, D, S e B: Cgs, Cgd, Cgb, Csb,
Cdb. Apresentam-se nas equaes abaixo de forma breve as capacitncias
internas nas regies de triodo, saturao e corte.
25

A capacitncia entre gate-dreno na regio de triodo est representada

na Equao 7:


-89  -8:  ;<-./

(7)

A capacitncia entre gate-source e entre gate-dreno na regio de

saturao est representada na Equao 8 e 9:

-8:  = ;<-./
-89  0

(8)
(9)

A capacitncia entre gate-source e entre gate-build na regio de corte

est representada na Equao 10 e 11:
-8:  -89  0

(10)

-8>  ;<-./

(11)

Existe ainda um valor de capacitncia que deveria ser acrescentado nas

frmulas de capacitncia j citadas anteriormente, a chamada capacitncia de
sobreposio ou overlap, onde de Lov corresponde ao comprimento de
sobreposio. Essa uma capacitncia que ocorre pelo fato de as difuses de
dreno e fonte se prolongarem levemente abaixo do xido da porta. Representase esta capacitncia na Equao 12:
-.  ;<. -./

(12)

A capacitncia entre fonte-corpo se representada pela Equao 13.

Onde Csb0 corresponde ao valor de Csb para polarizao fonte-corpo nula, Vsb
o valor da tenso de polarizao reversa e V0 a tenso interna da juno.
-:> 

?@AB

E
CD @A

(13)

EB

A capacitncia entre dreno-corpo se representada pela Equao 14.

Onde Cdb0 corresponde ao valor de Cdb para polarizao dreno-corpo nula, Vdb
o valor da tenso de polarizao reversa e V0 a tenso interna da juno.
-:> 

?@AB

E
CD @A

(14)

EB

26

4.4 As Margens de Rudo para a Porta Inversora

No projeto das portas lgicas CMOS utiliza-se o casamento das redes
pull-up e pull-down para que se tenha uma caracterstica de transferncia
simtrica e capacidades semelhantes de fornecer corrente tanto de
levantamento como de abaixamento da tenso de sada em relao tenso
de entrada. Para que esse casamento ocorra utiliza-se a relao
W ter de ser maior que WK , pois K maior que  .

FG

FH

H
G

, onde

Emprega-se essa relao quando se deseja manter o comprimento do

F

canal L constante, assim kMK N O P  kM N O P .

K

Na curva de transferncia de tenso de uma porta inversora, por

exemplo, existem cinco trechos distintos e seis pontos que a determinam, os
pontos VOL, VOH, VIL, VIH e os pontos formados por

QRR

S VT e

QRR

 VT .

As tenses VOL e VOH correspondem ao nvel baixo e alto da sada,

respectivamente. J a tenso VIL corresponde ao mximo valor de entrada que
pode ser interpretado como valor lgico 0 na sada. E a tenso VIH corresponde
ao mnimo valor de entrada que pode ser interpretado como valor lgico 1 na
sada. O valor de tenso de transio, o qual, o transistor de canal n e de canal
p fica na saturao corresponde a

QRR

. Na Figura 27 verifica-se a curva de

transferncia de um inversor CMOS.

Figura 27: Caracterstica de transferncia de tenso de uma porta inversora CMOS.

As Equaes 15 e 16 correspondem, respectivamente, as frmulas

empregadas para as margens de rudo MRH e MRL.


UVW  )XW  )YW  Z 3)  2)*

(15)
27

UV&  )XW  )Y&  3) S 2)*

(16)

Observa-se que essas frmulas de margem de rudo para um inversor

no apresentam o W e o L, isso ocorre devido ao fato de os transistores PMOS
e NMOS estarem casados. Caso no exista o casamento desses transistores,
haver frmulas de margens de rudo que englobaro o W e o L.
Os valores de VIH e VIL so definidos pelas Equaes 17 e 18 para um
inversor com seus transistores casados.


(17)

(18)

)YW  5)  2)*

Z

)Y&  3) S 2)*

Z

4.5 Atraso de Propagao para Uma Porta Inversora

O atraso de propagao determina a velocidade de propagao, assim a
determinao desse atraso fundamental no projeto de circuitos integrados.
Foi estudado o atraso de propagao para uma porta inversora que a porta
lgica bsica para a caracterizao da tecnologia CMOS adotada.
Existem dois atrasos de propagao num sinal lgico digital, o atraso do
sinal de sada entre a transio de nvel lgico 0 para 1 que chamado de tPLH
e o atraso do sinal de sada entre a transio de nvel lgico 1 para 0 que
chamado

tPHL.

As

equaes

que

representam

esses

atrasos

esto

representadas pelas equaes 19 e 20.

^_&W 

^_W& 






` N Paa 





`d N Paa 



S
b N



S
b N

aa 

aa 

=aa c

P!

(19)

=aa c

P!

(20)

aa

aa

Mas, usualmente, para casos em que VT e 0,2V podem-se reduzirem

as Equaes 19 e 20 para 21 e 22, respectivamente.
^_&W 

1,6;
$Mh N < P )

28

^_W& 

1,6;
$M, N < P )

Nessas equaes de atraso de propagao percebe-se que o aumento

do W dos transistores CMOS tende a diminuir os atrasos, mas o aumento de W
aumenta a soma das capacitncias C da porta lgica analisada junto ao circuito
que est interligada.
Na Figura 28 observa-se como se representa graficamente os atrasos de
propagao de uma porta inversora.

Figura 28: Definies dos atrasos na propagao e tempos de transio de um inversor

lgico digital. Adaptado de SEDRAS, A. S e SMITH, K. C. Microeletrnica, 5 Edio, p.212.

5.1 Integrao de Processos: CMOS em Si

Existem muitas vantagens que a tecnologia CMOS propicia para a
formao dos Circuitos Integrados e por isto esta tecnologia atualmente uma
das mais empregadas nas reas mdicas, computacionais e aeroespaciais.
Cita-se e acordo com Swart J. W. algumas das caractersticas dessa
tecnologia:

O baixo consumo de potncia que proporciona uma maior faixa

de tenso de polarizao, VDD, e de temperatura de operao
permitida;

Maior densidade de integrao;

Maior imunidade ao rudo;

No carrega corrente esttica;

29

Devido facilidade de projeto e por utilizao de encapsulamento

mais simples por dissipar menor potncia o Circuito Integrado
torna-se mais barato.

Mas esta tecnologia apresenta algumas desvantagens que de acordo com

Swart J. W. cita-se:

A vulnerabilidade descarga eletrosttica;

Susceptibilidade a efeitos de canal curto e de eltrons quentes

quando a largura do canal geralmente menor que 2m;

Alto custo e possibilidades de danos nas lminas para a formao

apropriada das ilhas por processo de difuso;

Susceptibilidade a disparo por latch-up.

5.2 Disparo por Latch-up

Uma porta CMOS inclui um tiristor em sua estrutura fsica, constituda
pelas junes das regies p-n-p-n. No funcionamento normal estas junes
esto reversamente polarizadas, no entanto, existem situaes que se podem
polarizar diretamente uma destas junes de base-emissor que constituem os
2 transistores de um tiristor. Na Figura 29.b encontra-se o circuito de um tiristor
e na Figura 29.a observa-se o modelo da estrutura fsica de um inversor CMOS
de ilha p com a representao do tiristor embutido.

Figura 29: a) Modelo inversor CMOS de ilha p com a representao do tiristor embutido, b)
circuito de um tiristor.

30

So muitos os motivos que podem gerar o disparo por latch-up que de

acordo com Swart J. W. cita-se:

A corrente de fuga entre a juno ilha-substrato ou das junes

de dreno;

Corrente de carga ou descarregamento da capacitncia de juno

entre a ilha e substrato ocasionado por algum transitrio da
alimentao VDD;

Corrente induzida por radiao;

Corrente parasitria nas bordas das ilhas; pulsos de tenso rudo

nos terminais de entrada e sada do circuito com valores fora do
intervalo (VSS-VDD).

Durante o projeto da estrutura fsica das portas lgicas atenta-se a

algumas prticas de planejamento dos circuitos que visam minimizao do
disparo latch-up, entre elas cita-se:

A diminuio das resistncias parasitrias de substrato ou

cavidades entre fonte ou dreno. Na Figura 29 essas resistncias
foram representadas por R1 e R2.

Reduo dos ganhos dos transistores bipolares parasitrios, este

ganho obtido pela multiplicao dos Betas j x j .

Quanto maior a distncia entre os transistores de canal p e n do

substrato em relao aos transistores das ilhas do tipo n ou p, maior ser o
valor das resistncias R1 e R2 e menor ser a corrente de base dos transistores
que formam o tiristor embutido da porta lgica, consequentemente, menor ser
a probabilidade de ocorrer o disparo latch-up. No entanto, atenta-se para a
densidade de integrao, procura-se, assim, estabelecer um equilbrio entre
este e o aproveitamento do espao fsico para as distncias dos transistores do
substrato com os das ilhas.
A espessura das ilhas podem ocasionar as resistncias parasitrias se
as mesmas no forem suficientemente espessas. Para a reduo destas
resistncias e visando outras caractersticas melhores para a alta densidade de
integrao utilizam-se maiores nveis de dopagem do material que formar os
canais dos transistores que constituiro a porta lgica. O aumento da
quantidade de contatos hmicos nos terminais dos MOSFETs tipo n e p da
tecnologia CMOS ocasiona diminuio das resistncias parasitrias, deve-se
31

atentar para as regras de projeto para a distncia mnima desses contatos.

Leva-se em conta ainda que o aumento da quantidade dos contatos hmicos
aumenta as reas e consequentemente as capacitncias de entrada e de
interconexes do MOSFET. Outro motivo para que no ocorra o disparo por
latch-up a isolao de dispositivos de mesmo tipo para isto, utiliza-se camada
de isolante espesso com o intuito de se evitar a induo de canal de inverso
da superfcie.
5.3 Estudo das Ferramentas dos Softwares L-Edit e PSPICE e
Simulao dos Circuitos Projetados
Nos processos de fabricao de Circuitos Integrados utilizam-se
softwares para o projeto fsico desses circuitos, esses softwares comparam a
disposio fsica das camadas que compe os transistores nos circuitos com
as regras de projeto da tecnologia adotada. A tecnologia estudada para as
simulaes deste trabalho a 0,35 m CMOS.
No software L-Edit verso 8.30 a ferramenta que realiza essa
comparao e mostra os erros de projeto que no correspondem s regras da
tecnologia o DRC (Design-Ruler-Checker). Essa ferramenta possibilita a
verificao do projeto em qualquer etapa que o projetista possa estar.
Outra ferramenta muito utilizada o extract que tem como objetivo
mostrar as dimenses de largura do canal, comprimento do canal, permetros e
reas das estruturas fsicas que constituem o dreno, fonte, gate e source dos
MOSFETs que constituem os circuitos. Alm disso, tambm possvel extrair
as capacitncias parasitrias do circuito. Essas informaes so transferidas
para os circuitos lgicos digitais do PSPICE para as verificaes dos
comportamentos que se querem analisar. Com as simulaes do PSPICE
puderam-se se obter os atrasos de propagao e as margens de rudo das
portas inversoras, AND e NAND projetadas no L-Edit.
5.4 Simulaes e Analises da Porta Inversora CMOS
Foram projetadas trs portas inversoras com base tecnologia de
fabricao 0,35m CMOS que tiveram a varivel da largura de canal W dos
transistores casados tipo n e p modificados. Primeiramente foi projetada uma
porta inversora com as mnimas dimenses para o transistor NMOS que se
pode fazer com a tecnologia de fabricao adotada. A porta inversora 2 foi
32

projetada com as dimenses W dos canais dos MOSFETs maiores em relao

porta inversora 1. E na porta inversora 3 foi projetada com as dimenses W
dos canais dos MOSFETs maiores em relao porta inversora 2. Leva-se em
conta que a dimenso do canal adotado nos transistores dos inversores foi de
2 que corresponde a 0,4m. O sistema de medida foi adotado porque facilita
a compatibilidade com outras tecnologias. A Tabela 2 mostra as relaes das
medidas de canal das trs portas inversoras projetadas.
Tabela 2: Relaes de Medida de Canal das Portas Inversoras:
TIPO DE PORTA
Porta inversora 1
Porta inversora 2
Porta inversora 3

NMOS
L()
2
2
2

PMOS
W()
5
30,5
61

L()
2
2
2

W()
17
108
209

Na Figura 30 observa-se o leiaute dos trs inversores projetados no

software L-Edit.

Figura 30: a)Porta inversora 1, b)Porta inversora 2, c)Porta inversora 3.

Com a ferramenta extract foi montada a Tabela 3 que contem as

dimenses dos transistores e a soma das capacitncias parasitrias das portas
inversoras trabalhadas.
33

Tabela 3: Dimenses e Capacitncias Parasitrias dos Transistores

das Portas Inversoras:
TIPO DE
PORTA

TIPO DE
MOSFET

L (m)

W (m)

AD (m)

PORTA
INVERSORA 1
PORTA
INVERSORA 2
PORTA
INVERSORA 3

NMOS
PMOS
NMOS
PMOS
NMOS
PMOS

400n
400n
400n
400n
400n
400n

1u
3.4u
6.1u
21.6u
12.2u
41.8u

1.1p
4.2u
3.74p
9u
6.71p
14.4u
23.76p 45.4u
13.42p 26.6u
45.98p 85.8u

PD (m)

AS (m)

PS (m)

1.1p
4.2u
3.74p
9u
6.71p 14.4u
23.76p 45.4u
13.42p 26.6u
45.98p 85.8u

SOMA DAS
CAPACTNCIAS
PARASITRIAS
22.571fF
97.987fF
184.463fF

Um programa em linguagem C foi desenvolvido para a soma das

capacitncias parasitrias de uma porta inversora CMOS. Na Figura 31
verifica-se a interface desse programa.

Figura 31: Programa em linguagem C para o clculo da soma das capacitncias

parasitrias para uma porta inversora.

Depois da extrao de todas as dimenses e com a soma das

capacitncias parasitarias foi realizada a simulao dos circuitos e foram
obtidos os grficos das margens de rudo 32, 33, 34 que representam a porta
inversora 1, porta inversora 2 e porta inversora 3, respectivamente.

Figura 32: Caracterstica de transferncia de tenso da porta inversora 1.

34

Figura 33: Caracterstica de transferncia de tenso da porta inversora 2.

Figura 34: Caracterstica de transferncia de tenso da porta inversora 3.

Percebe-se que os grficos 32, 33 e 34 so muito semelhantes, isso

ocorreu devido o fato de os transistores que compem a porta inversora
estarem casados, e possurem o mesmo comprimento de canal, assim as
variveis que compem VIL e VIH e, consequentemente, MRH e MRL so as
mesmas para ambos os inversores. Para o clculo de VIL, VIH, MRH e MRL
foram desenvolvidos, tambm, programas em linguagem C para realizar os
clculos. Na Figura 35 observa-se a aplicao dos programas para os clculos
de VIL, VIH, MRH e MRL da porta inversora 1.

35

Figura 35: a)Programa para o clculo de VIL, b) Programa para o clculo de VIH, c)
Programa para o clculo de MRH, d) Programa para o clculo de MRL.

Observa-se que a simetria das margens de rudo MRH e MRL so um

pouco diferentes, isto ocorreu devido a uma pequena diferena entre Vtn e Vtp
dos transistores NMOS e PMOS da porta inversora dessa tecnologia.
Aps as simulaes das margens de rudo foram simulados os atrasos
de propagao tPLH e tPHL dessas portas. Nas Figuras 36, 37 e 38 observam-se
os sinais de entrada e sada de cada porta NOT projetada com seus pontos
mdios nas rampas de decida e subida.

Figura 36: Sinais de entrada e sada da porta inversora 1.

36

Figura 37: Sinais de entrada e sada da porta inversora 2.

Figura 38: Sinais de entrada e sada da porta inversora 3.

Desenvolveu-se um programa em linguagem C para os clculos dos

atrasos de propagao para os dados dos grficos obtidos. O algoritmo
empregado foi dado pela Equao (20):
^h  ^kl  ^km

(20)

Onde t  representa o atraso de propagao que se quer obter, t no o

tempo mdio de transio de um sinal de sada e t np o tempo mdio de

37

transio de um sinal de entrada. Com base nos dados dos grficos das
Figuras 36, 37 e 38 foi realizada a Tabela 4. Uma representao prtica desse
programa para os clculos dos atrasos de propagao est representada na
Figura 39. Nessa mesma tabela foi acrescentada, tambm, valores de VOH e
VOL que correspondem, respectivamente, ao mximo nvel lgico 1 conseguido
na sada e o menor nvel lgico 0 conseguido na sada. Leva-se em
considerao que o ponto mdio do sinal de sada adotado foi igual a 50% da
soma dos pontos de 10% e 90% da excurso de sada VOH-VOL,
matematicamente corresponderia a Equao 21. E o ponto mdio do sinal de
entrada corresponde metade de VDD.
qrb^r su"r ur v"bwx uy vwuw 

{,|}~ D{,}~

(21)

Tabela 4: Atrasos de Propagao das Portas Inversoras:

TIPO DE PORTA
PORTA INVERSORA 1
PORTA INVERSORA 2
PORTA INVERSORA 3

tPHL (s)
3,3n
0,56
0,3

tPLH(s)
2,1
0,4
0,2

MDIA(s)
2,65
0,30
0,23

VOH(V)
4,8
4,82
4,81

VOL(V)
12,2
6,22
1,71

Figura 39: Programa para os clculos dos atrasos de propagao entre o sinal de sada e
um sinal de entrada.

Para calcular os pontos mdios do sinal de sada foi desenvolvido outro

programa em linguagem C para a praticidade dos clculos. Uma aplicao
desse programa est representada na Figura 40.

Figura 40: Programa para o clculo do ponto mdio de um sinal de sada de uma porta
lgica digital.

Percebe-se que a porta inversora 3 apresentou uma mdia dos atrasos

de propagao menor em relao s outras, isso ocorreu devido relao
inversamente proporcional da largura do canal dos MOSFETs em relao ao
atraso de propagao. Alm disso, a varivel C que corresponde soma das
capacitncias das portas que a sada do inversor est interligada foi mantida
38

constante em todas as portas inversoras projetadas. Nota-se ainda que a

variao das mdias dos atrasos de propagao no foi linear em relao
variao das larguras do canal dos transistores que compem essas portas.
As configuraes para a simulao desses circuitos no software PSPICE
esto identificadas nas Figuras 41, 42, 43 para as portas inversoras 1, 2, 3,
respectivamente.

Figura 41: a) Circuito lgico digital da porta inversora 1, b) Configurao utilizada para a simulao
dessa porta.

Figura 42: a) Circuito lgico digital da porta inversora 2, b) Configurao utilizada para a simulao
dessa porta.

39

Figura 43: a) Circuito lgico digital da porta inversora 3, b) Configurao utilizada para a
simulao dessa porta.

Ressalta que para a proteo contra o disparo por latch-up pode-se

aumentar o nmero de contatos hmicos nas regies de dreno e source, mas
uma

quantidade

enorme

desses

contatos

acarretar

aumento

das

capacitncias parasitrias das portas lgicas. Contudo, devem-se aproveitar as

reas de dreno, source e corpo que os MOSFETs j possuem para a insero
desses contatos a fim de se diminuir as resistncias internas que provocam
esse disparo. Verifica-se o mximo aproveitamento dessas reas na Figura 30
dos inversores.
5.5 Desenvolvimento da Clula bsica 3n-3p
Para o desenvolvimento de Circuitos Integrados que contem maior
nmero de portas lgicas utiliza-se clulas bsicas que facilitam a integrao e
organizao

dos

transistores

que

compem

os

circuitos.

Entre

as

especificaes bsicas para a construo de uma clula adotam-se os critrios

de rea mnima, simplicidade de construo, conectividade, desempenho
dinmico, dissipao de potncia e imunidade ao disparo latch-up.
No projeto da estrutura fsica dos MOSFETs que faro parte da clula
bsica utilizam-se as mnimas dimenses necessrias para a potncia
40

requerida da clula pelo circuito que ela far parte. Com isto, obtm-se a menor
rea que a clula pode ocupar proporcionando maior integrao dos circuitos.
Em relao facilidade de desenvolvimento dos projetos, quanto maior
a simplicidade de construo dos circuitos que empregaro as clulas, menor o
tempo para o desenvolvimento do Circuito Integrado e consequentemente
menor o custo do produto final para o cliente.
Existem diversas estruturas de clulas bsicas, entre algumas das mais
utilizadas se destacam a clula 3n-3p e 2n-2p. A clula 3n-3p formada por
trs MOSFETs de canal n e trs MOSFETs de canal p, enquanto a clula 2n-2p
formada por dois MOSFETs de canal n e dois MOSFETs de canal p. Neste
trabalho foi adotada a clula bsica 3n-3p para a construo das portas AND e
NAND. Na Figura 44 verifica-se o circuito lgico das clulas bsicas 2n-2p e
3n-3p.

Figura 44: a) Clula bsica 2n-2p, b)Clula bsica 3n-3p.

Para o desenvolvimento de todas as portas lgicas CMOS pode-se

empregar o conceito das redes pull-up e pull-down assim como foi empregado
para as portas inversoras. Consequentemente, o principal fator de consumo de
potncia a dissipao de potncia dinmica causada ora pelo carregamento
do nvel lgico 1 na sada, ora pelo descarregamento para o nvel lgico 0 na
sada.
41

Uma das caractersticas de uma clula bsica a conectividade das

portas dos MOSFETs, como visto na Figura 44, mas para efeitos de
flexibilidade de projeto pode-se deix-las desconectadas. No entanto essa
separao das portas aumenta o espao ocupado pela clula. Na Figura 45
verificam-se duas clulas bsicas 3n-3p desenvolvidas no software L-Edit com
portas interligadas e no interligadas.

Figura 45: a) Clula bsica 3n-3p com as portas interligadas b) Clula bsica 3n-3p com
portas no interligadas.

5.6 Simulaes e Anlises da Porta AND na Clula Bsica 3n-3p

pela Tecnologia CMOS
Foram projetadas 3 portas ANDs com dimenses de largura de canal
diferentes sendo que a porta AND 1 foi projetada com as mnimas dimenses
de canal n possveis. A porta AND 2 foi projetada coma as dimenses W dos
canais dos MOSFETs maiores em relao porta AND 1. E a porta AND 3 foi
projetada com as dimenses W dos canais dos transistores maiores em
relao porta AND 2. Alm disto, os transistores dessas portas foram
casados.

42

Na Figura 46 observa-se o leiaute das trs portas ANDs projetadas no

software L-Edit.

Figura 46: a) Leiaute da estrutura fsica da porta AND 1, b) Leiaute da estrutura fsica da
porta AND 2, c) Leiaute da estrutura fsica da porta AND 3.

A Tabela 5 verifica-se as relaes das medidas de canal das trs portas

ANDs projetadas.
Tabela 5: Relaes de Medida de Canal das Portas ANDs:
TIPO DE PORTA NMOS
L()
Porta AND 1
2
Porta AND 2
2
Porta AND 3
2

W()
5
15
30

PMOS
L()
2
2
2

W()
17
51
102

Assim como para os inversores a ferramenta extract foi empregada para

extrao das dimenses dos transistores e das capacitncias parasitrias dos
circuitos e com isto foi montada a Tabela 5. Para a soma das capacitncias
parasitrias de uma porta AND empregou-se outro programa em linguagem C.

43

Na Figura 47 verifica-se a aplicao desse programa para a soma das

capacitncias parasitrias de uma porta AND pela tecnologia CMOS.
Tabela 5: Dimenses e Capacitncias Parasitrias dos Transistores
das Portas ANDs:
TIPO DE
PORTA

PORTA AND 1

PORTA AND 2

PORTA AND 3

TIPO DE
MOSFET
NMOS
(MN1)
NMOS
(MN2)
NMOS
(MN3)
PMOS
(MP1)
PMOS
(MP2)
PMOS
(MP3)
NMOS
(MN1)
NMOS
(MN2)
NMOS
(MN3)
PMOS
(MP1)
PMOS
(MP2)
PMOS
(MP3)
NMOS
(MN1)
NMOS
(MN2)
NMOS
(MN3)
PMOS
(MP1)
PMOS
(MP2)
PMOS
(MP3)

L (m)

W (m)

AD (m)

PD (m)

AS (m)

PS (m)

400n

1u

1.1p

4.2u

600f

2.2u

400n

1u

600f

2.2u

600f

2.2u

400n

1u

600f

2.2u

1.1p

4.2u

400n

3.4u

3.74p

9u

2.04p

4.6u

400n

3.4u

2.04p

4.6u

2.04p

4.6u

400n

3.4u

2.04p

4.6u

3.74p

9u

400n

3u

3.3p

8.2u

1.8p

4.2u

400n

3u

1.8p

4.2u

1.8p

4.2u

400n

3u

1.8p

4.2u

3.3p

8.2u

400n

10.2u

11.22p

22.6u

6.12p

11.4u

400n

10.2u

6.12p

11.4u

6.12p

11.4u

400n

10.2u

6.12p

11.4u

11.22p

22.6u

400n

6u

3.6p

7.2u

6.6p

14.2u

400n

6u

3.6p

7.2u

3.6p

7.2u

400n

6u

6.6p

14.2u

3.6p

7.2u

400n

20.4u

12.24p

21.6u

22.44p

43u

400n

20.4u

=12.24p

21.6u

12.24p

21.6u

400n

20.4u

22.44p

43u

12.24p

21.6u

SOMA DAS
CAPACTNCIAS
PARASITRIAS

40.77649fF

96.81677fF

177.80247fF

44

Figura 47: Programa para a soma das capacitncias parasitrias de uma porta AND pela
tecnologia CMOS.

Depois da extrao de todas as dimenses e com a soma dessas

capacitncias se realizou a simulao das portas ANDs. Pode-se a partir
dessas simulaes analisarem os atrasos de propagao do sinal de sada em
relao aos sinais provindos das entradas A e B. Nas Figuras 48, 49, 50, 51, 52
e 53 observam-se os sinais de entrada e sada com os pontos mdios nas
rampas de decida e subida dessas portas.

Figura 48: Sinal de sada em relao transio de nvel lgico do sinal A para a porta AND1.

45

Figura 49: Sinal de sada em relao transio de nvel lgico do sinal B para a porta AND1.

Figura 50: Sinal de sada em relao transio de nvel lgico do sinal A para a porta
AND2.

46

Figura 51: Sinal de sada em relao transio de nvel lgico do sinal B para a porta
AND2.

Figura 52: Sinal de sada em relao transio de nvel lgico do sinal A para a porta
AND3.

47

Figura 53: Sinal de sada em relao transio de nvel lgico do sinal B para a porta
AND3.

Realizada as simulaes partiu-se para os clculos dos atrasos de

propagao tPLH e tPHL utilizando os mesmos procedimentos empregados nos
clculos dos inversores. Com base nos grficos das Figuras 48, 49, 50, 51, 52
e 53 foi realizada a Tabela 6. Nessa Tabela foram acrescentados, tambm, os
valores de VOH e VOL.
Tabela 6: Atrasos de Propagao das Portas ANDs:
TIPO
DE
PORTA

EM
RELAO
AO SINAL
DE
ENTRADA

tPHL
(s)

tPLH
(s)

MDIA
(s)

VOH
(V)

VOL
(V)

PORTA
AND 1
PORTA
AND 2
PORTA
AND 3

A
B
A
B
A
B

10,0n
10,0n
6,7n
10,0n
1,1n
1,1n

10n
5,4n
0
0
0,9n
0,8n

10,0n
7,7n
3,35n
5,06n
1,0n
0,95n

4,49V
4,55V
4,55V
4,59V
4,41V
4,49V

570,2
542,5
518,3
488,4
609,8
568,4

PONTO
MDIO DE
TRANSIO
DO SINAL
DE SAIDA
(V)
2,04
2,06
2,07
2,08
2,01
2,04

48

A porta AND 3 apresentou uma mdia dos atrasos de propagao do

sinal de sada em relao ao sinal A e B menor do que as outras portas, assim
como para uma porta inversora, isso ocorreu devido relao inversamente
proporcional da largura do canal dos MOSFETs em relao ao atraso de
propagao. Percebe-se, ainda, que as variaes das mdias dos atrasos de
propagao no foram lineares em relao variao das larguras de canal
dos transistores que compem as portas ANDs. Leva-se em conta que para a
definio dos atrasos de propagao cada sinal foi analisado separadamente
mantendo o outro sinal constantemente em nvel alto.
Em todos os casos manteve-se a capacitncia de carga C constante e
igual a 1pF, mas se essa capacitncia aumentasse, consequentemente, os
atrasos de propagao seriam maiores. Relaciona-se esse fato condio
diretamente proporcional de C em relao s equaes de atraso de
propagao.
Para a proteo contra o disparo latch-up devem-se aproveitar as reas
de dreno, source e corpo que os MOSFETs j possuem para a insero de
contatos hmicos, assim como foi realizado para as portas inversoras, a fim de
se diminuir as resistncias internas que provocam esse disparo.
Verifica-se que as tenses VOH so menores e as tenses VOL so
maiores do que as que foram encontradas para as portas inversoras, isto
ocorreu devido soma das resistncias dos canais dos transistores que
formam as redes pull-up e pull-down das portas ANDs. Percebe-se, ainda, que
devido a maiores valores de resistncias e de capacitncias parasitrias
encontradas nas portas AND, os valores dos atrasos de propagao so
maiores do que as encontradas nas portas NOT.
Devido s limitaes no software optou-se pela demonstrao da
margem de rudo em uma porta NAND. Para a realizao dessa simulao foi
mantida um dos sinais de entrada em nvel alto enquanto o outro sinal serviu
de entrada para a transio na sada. Na Figura 54 observa-se o grfico da
caracterstica de transferncia de tenso dessa porta. Na Figura 55 encontrase a representao lgica da porta NAND formada com as redes pull-up e pulldown no software PSPICE. E na Figura 56 verifica-se o projeto da estrutura
fsica dessa porta em uma clula 3n-3p no software L-Edit.

49

Figura 54: Caracterstica de transferncia de tenso da porta NAND projetada.

Figura 55: Representao lgica da porta NAND.

50

Figura 56: Estrutura fsica da Porta NAND na clula 3n-3p pelo software L-Edit.

51

6.1 Concluso
No estudo da fabricao de Circuito Integrado CMOS verificou-se as
propriedades bsicas para o entendimento da tecnologia 0,35m CMOS.
Aplicaram-se conhecimentos da rea de eletrnica analgica e digital para o
entendimento da lgica de funcionamento dos circuitos projetados que
responderam de acordo com a teoria de projeto estudada. Os estudos das
etapas do processo de fabricao CMOS ajudaram no entendimento mais
prtico da produo de Circuitos Integrados que adotam essa tecnologia e que
so empregados para os mais diversos fins em muitos aparelhos
eletroeletrnicos utilizados no dia a dia das pessoas, tais como computadores,
tablets, videogames entre outros. Alm disso, a tecnologia CMOS tambm
empregada na rea mdica, como por exemplo, em circuitos eletrnicos de
marca-passos que exigem o mnimo consumo de bateria possvel. O software
L-edit e PSPICE foram fundamentais para os projetos fsicos e na simulao
eltrica dos circuitos, respectivamente. Analisou as margens de rudo das
portas inversoras com diferentes larguras de canal e da porta NAND.
Avaliaram-se os atrasos de propagao de portas AND e das portas
inversoras. Todas essas anlises puderam mostrar o quo importante o
planejamento das estruturas que formaro os Circuitos Integrados. O disparo
por latch-up uma caracterstica indesejvel para os circuitos projetados e
para a reduo desse fenmeno recorreu-se a uma boa distribuio dos
contatos hmicos nas regies de dreno, source e da regio que se liga o
terminal de corpo, a fim de se diminuir as resistncias internas indesejveis que
provocam esse disparo. As portas AND e NAND foram projetadas tendo como
base a clula bsica 3n-3p que visa reduo da rea ocupada pelos circuitos
e consequentemente maior integrao dos transistores que formaro o Circuito
Integrado. As caractersticas de projeto tratadas nesse trabalho so
imprescindveis para uma viso sobre os projetos com transistores por efeito de
campo.

52

Assinaturas
__________________________

______________________________

Bolsista: nio Vieira Soares

Orientador: Egdio Ieno Jnior

53

Bibliografias:
TUTORIAL. Impacto recente dos processadores multicore em PXI-based
test e aplicaes. Disponvel em: < http://www.ni.com/white-paper/8564/en>
Acesso em: 21 ago. 2012.
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BOYLESTAD, R. e OLIVEIRA, L. A. Dispositivos Eletrnicos e Teoria de
Circuitos. 1999.
BUTZEN, P. F; BEM, V. D; JNIOR, L. S. R; REIS, A. I; RIBAS, R. P.
Efeitos Fsicos Nanomtricos em Circuitos Integrados Digitais. Captulo 10 do
livro: Desafios e Avanos em Computao - O Estado da Arte. Disponvel em
www.inf.ufrgs.br/logicsPublications. Acesso em: 21 ago. 2012.
SCHUCH, N; JNIOR, L. S. R; REIS, A. I; RIBAS, R. P. Validao de
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do livro: Desafios e Avanos em Computao - O Estado da Arte. Disponvel
em www.inf.ufrgs.br/logicsPublications. Acesso em: 21 ago. 2012.
SEDRAS S. ADEL; SMITH, K.C. Microeletrnica - 5 Ed. 1998.
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REGRAS
DE
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54

MANUAL E TUTORIAL. ICAP/4RXGETTINGSTARTED. Disponvel em:

http://www.daryan.de/admin/download/file_125.pdf> Acesso em: 18 nov. 2012.
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DO
SOFTWARE
LTSPICE
IV.
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em:

SWART, J. W. Integrao de processos: CMOS em silcio. CCS e FEEC

- UNICAMP.

55