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MITSUBISHI

Apostila Tcnica
TVC

MODELO

TC-3398
ESPECIFICAES
ALIMENTAO .......................................................................................................................................110 / 220 VAC - 60 Hz CONSUMO ......................................................................................................................................................................175W ENTRADA RF ....................................................................................................................................................Conector f 75 SINTONIZADOR ..........................................................................................................................................VHF canais 2 a 13 UHF canais 14 a 69 CABO canais 1 a 129 SISTEMA .......................................................................................................................Padro EIA ( 525 linhas / 60 campos ) RECEPO DE COR ................................................................................................................PAL - M / NTSC ( automtico ) FREQUNCIA INTERMEDIRIA ..................................................................................................................VDEO 45.75 MHz UDIO 41.25 MHz COR 42.17 MHz SADA DE UDIO ...............................................................................................................................3 W RMS ( 1kHz / 10% ) CINESCPIO ..............................................................................................................................................................33 110 ALTA TENSO .................................................................................................................................................30.0 kV ( 1 mA ) DIMENSES ( aprox. ) ....................................................................................................................................Altura 671 mm Largura 747 mm Profundidade 554 mm PESO ( aprox. ) ................................................................................................................................................................59 kg

EVADIN INDSTRIA E COMRCIO LTDA


assistncia tcnica central - rua jose kryss, 195 - fone: 8233465 - cep 01140-050 - so paulo - sp

CIRCUITO DE ALIMENTAO A figura abaixo ilustra o circuito de alimentao, nela podemos observar que o mesmo divide-se em trs estgios distintos: fonte principal, fonte STBY e transformador de sada horizontal. O circuito da fonte principal, isolado da rede via transformador T-951, fornece tenses para os estgios de maior consumo do aparelho, A fonte STBY, tambm isolada da rede (transformador T-9A1), alimenta o microprocessador IC700 e o transformador de sada horizontal fornece as tenses de FOCO, SCREEN, HV e filamento, alm das tenses de 28V, 13V, 44V, 220V e 130V, as quais alimentam os outros estgios da unidade.

FONTE PRINCIPAL Quando a unidade conectada rede eltrica e a chave POWER pressionada no painel frontal ou controle remoto, cerca de 300V so aplicados ao terminal 3 do IC-951. Ao mesmo tempo, uma corrente circula atravs dos resistores de partida R-950 e R-951. Esta corrente provoca a conduo do transistor de chaveamento interno ao IC-951. Em consequncia, um fluxo de corrente surge no enrolamento 1/5 do transformador T-951. Como esta corrente cresce de forma constante, a mesma induzida nos enrolamentos 6/7, 8/10 e 13/14 do transformador. A corrente induzida no enrolamento 6/7, atravessa os capacitores C-959 / C960 e os resistores R-953 / R-954, para realimentar a base do transistor em conjunto com o diodo D-953. A corrente do enrolamento 1/5 flui atravs do diodo D-955 e carrega o capacitor C-955, at que a tenso aplicada ao terminal 1 do IC-951 atinja o seu valor mximo. Neste istante, o transitor detector de erro conduz, levando a tenso aplicada em seu emissor at a base do transistor drive de chaveamento, que tambm conduz, cortando o transistor de chaveamento. Desta forma gerado o primeiro ciclo de oscilao. To logo o ciclo gerado, o circuito detector de erro passa a monitorar a tenso de 130V, atravs do terminal 5 do IC-951. O detector corrige a frequncia de oscilao da fonte, variando o tempo de conduo do transistor de chaveamento, de acordo com a demanda de consumo do aparelho, ou seja quanto maior o consumo, maior o tempo de conduo e vice versa.

FLUXOGRAMA DE TENSES DA FONTE PRINCIPAL

( 130V )

T-551(FLY-BACK) PCB-MAIN

( 23V ) 5V-REG [ IC-954 ]

IC-301 ( AUDIO-OUT ) PCB-MAIN

( 17V )

IC-7001 ( PIP-SW ) PCB-PIP IC-7002 ( PIP-PROCESS ) PCB-PIP IC-7003 ( MEMORY ) PCB-PIP

9V-REG [ IC-953 ]

IC-202 ( AV-SW ) PCB-AV

FONTE STBY A fonte STBY gera alimentao para o microprocessador IC-700 e sua memria IC-701. O circuito consiste de um retificador em ponte de onda completa e dois reguladores de tenso: IC-9A1 ( 12V-REG ) e IC-952 ( 5V-REG ). A figura abaixo ilustra o circuito da fonte STBY

TRANSFORMADOR DE SADA HORIZONTAL O circuito horizontal fornece via transformador FLY-BACK T-551, as tenses de FOCO, SCREEN, HV e filamento alm das tenses de 28V, 13V, 44V, 220V e 130V. Os principais circuitos alimentados por estas tenses esto relacionados no fluxograma da pgina 6.

FLUXOGRAMA DE TENSES DO TRANSFORMADOR DE SADA HORIZONTAL

( 28V )

T-531 ( DRIVE-H ) PCB-MAIN IC-401 ( V-OUT ) PCBMAIN 9V-REG [ IC-501 ]

( 13V )

TU-101 ( TUNER ) PCB-AV IC-201 ( VCJ ) PCB-AV IC-3A0 ( MCS ) PCB-AV IC-302 ( AUDIO-CONT ) PCB-AV

5V-REG [ IC-502 ]

IC-201 ( VCJ ) PCB-AV TU-101 ( TUNER ) PCB-MAIN

12V-REG [ IC-503 ]

IC-302 ( AUDIO-CONT ) PCB-AV DL-201 ( DELAY-LINE ) PCB-AV CIRCUITO SVM PCB-VMCRT

( 44V )

33V-REG [ Q-540 ]

TU-101 ( TUNER ) PCB-MAIN

( 220V )

SADA RGB PCB-VMCRT

( 130V )

CIRCUITO SVM PCB-VMCRT

MICROPROCESSADOR IC-700 O microprocessador o elemento central do circuito de controle da unidade e desempenha o papel de interface entre o usurio e o televisor. O circuito trabalha em conjunto com uma memria do tipo E2PROM, utilizada para armazenar dados referentes sintonia e controles analgicos, tais como, brilho, contraste, cor,etc. Os comandos que chegam at o microprocessador, via painel frontal ou controle remoto so processados e enviados a diversos estgios, de acordo com a funo requisitada.

RESET O RESET um fator de grande importncia para o correto desempenho do microprocessador. Sua funo estabelecer um ponto de partida ao microprocessador, de forma que, todas suas operaes internas possam iniciar em uma sequncia prdeterminada por seu programa interno. Em outras palavras, o RESET coloca todas as sadas do microprocessador em um estado nominal forando-as a um nvel L, antes de iniciar qualquer operao. O RESET aplicado ao microprocessador quando a unidade conectada rede eltrica, ou quando o fornecimento de energia interrompido por um certo perodo de tempo. Sem a aplicao do RESET, o estado das sadas do microprocessador fica totalmente prejudicado e os circuitos controlados por ele, completamente desordenados. A figura abaixo ilustra o circuito de alimentao e RESET do microprocessador. Quando a unidade conectada rede eltrica, a fonte STBY ativada gerando 16V no secundrio do transformador T-9A1. Esta tenso aplicada ao regulador de 12V IC-9A1, e em seguida ao regulador de 5V IC-952. A tenso de 5V, ento enviada ao terminal 33 (VCC) do microprocessador e ao circuito RESET do mesmo. O circuito RESET gera um atraso na subida da tenso de 5V (constantes R-710 / C-703 e R-709 / C-702 ) em relao tenso aplicada ao terminal 33. Este atraso corresponde ao RESET e aplicado ao terminal 36.

CLOCK O CLOCK necessrio para ordenar as operaes internas do microprocessador. Estas operaes precisam ser enviadas at as sadas correspondentes, no instantaneamente, mas em uma sequncia pr-estabelecida, desenvolvida para cada sada em particular. O microprocessador utiliza o sinal de CLOCK, para assegurar a ocorrncia destas operaes em um tempo especfico, organizar os dados requisitados e garantir o fluxo sequncial de informaes e operaes em suas sadas. A frequncia do sinal de CLOCK utilizado pelo IC-700 de 8.00MHz.

I2C-BUS A maioria dos equipamentos atuais contm pelo menos uma unidade micro-controladora e um grupo de ICs, para armazenar, exibir e executar as funes dos circuitos analgicos e digitais. Existem, claro, muitas maneiras de interfacear estes circuitos com a unidade micro-controladora, prem, seria um grande beneficio para o projeto do equipamento e tambm para o processo de produo se este interface fosse simples e padronizado. O I2C-bus desenvolvido pela PHILIPS, foi estruturado para atender estas exigencias. Os dados so transferidos em ambas as direes at a taxa de 100kbits/s. Esta transmisso requer apenas duas linhas seriais; uma para os dados e outra para o clock. Desta forma, poucos terminais do micro-controlador so requeridos, e a construo da PCB tambm pode ser simplificada. Alm disso o I2C-bus na verdade um MULTI-MASTER capaz de controlar varios circuitos a ele conectados Com o intuito de evitar qualquer perda de informao contida nos dados seriais, o I2C-bus incorpora um endereo unificado para cada circuito integrado em especfico, e um protocolo de barras executa um procedimento de deciso para definir as prioridades de controle. Quando um circuito integrado com clock rpido se comuninca com outro de clock lento, o protocolo sincroniza efetivamente o sistema definindo a fonte de clock. O I2C-bus suporta um range relativamente grande de micro-controladores e perifricos fabricados em diversas tecnologias. DEFINIO DA TERMINOLOGIA I2C-BUS TRANSMISSOR : O IC que fornece os dados para a barra. RECEPTOR : O IC que recebe os dados da barra. MASTER : O IC que inicia e finaliza a transferncia de dados e gera o sinal de clock. SLAVE : O IC endereado pelo MASTER. DECISO : Procedimento utilizado para assegurar que nenhuma informao seja perdida ou alterada, quando mais de um MASTER tenta simultaneamente assumir o controle da barra. SINCRONIZAO : Processo para sincronizar os sinais de clock de dois ou mais ICs. CARACTERSTICAS ! Duas linhas de barras seriais, as quais consistem de uma linha de clock ( SCL ) e uma linha de dados ( SDA ). ! Transferncia de dados bidirecional, ou seja, a mesma linha transmite e recebe dados. ! Barra MULTI-MASTER real, ou seja, mais de um IC capaz de controlar a barra, pode ser conectado a ela. Cada MASTER gera seu prprio clock. ! Cada IC compatvel com o I2C-bus possui um endereo nico ( 7-bits ) e pode operar como transmissor ou receptor ( MASTER ou SLAVE ).

! ICs compatveis com I2C-bus podem atuar como MASTERs ou SLAVEs durante a transferncia de dados. ! O procedimento de deciso previne a perda ou a alterao dos dados quando os MASTERs esto competindo pelo uso da barra. ! O primeiro byte de uma transferncia contm 7 bits de endereo SLAVE. O LSB deste byte um bit de direo. ! Cada byte transferido reconhecido pelo SLAVE. ! A implementao de um interface SLAVE muito simplificada. ! O protocolo padronizado. ! Qualquer MASTER pode operar a barra, at a razo de 100kbits/s. Consequentemente os dados transferidos so assincronos e o clock gerado pelo MASTER que est controlando a barra. Se mais de um MASTER tentar simultameamente obter o controle da barra, o sistema de clock ser derivado do MASTER que j estava em atividade. ! O nvel de entrada para o I2C-bus foi determinado visando proteger os circuitos integrados contra transientes de linha, por exemplo: um resistor de at 300 pode ser utilizado para proteger o circuito contra picos de alta voltagem nas linhas de clock e dados, devido a possveis faiscamentos no cinescpio. O nmero mximo de ICs que podem ser conectados barra, limitado apenas pela mxima capacitncia da barra que de 400pF. Um exemplo tpico de configurao I2C-bus em televisores dado na figura abaixo.

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CARACTERSTICAS GERAIS Ambas as linhas SDA e SCL so bidirecionais e esto conectadas alimentao via resistor PULL-UP ( veja figura abaixo ). Quando a barra est livre, ambas as linhas permanecem em nvel H. O estgio de sada do IC conectado barra deve possuir um coletor aberto ou um dreno aberto, para executar a funo AND.

TRANSFERNCIA DE BIT Devido grande variedade de tecnologias utilizadas nos circuitos integrados ( CMOS, NMOS, I2L ) que podem ser conectados ao I2C-bus, os nveis lgicos L e H no so fixos e dependem da associao com o nvel de Vdd. Um pulso de clock gerado para cada bit transferido. VALIDADE DOS DADOS Os dados da linha SDA devem permanecer estveis durante o perodo H dos pulsos de clock. Os nveis lgicos da linha de dados devem mudar de H para L ou de L para H, somente quando o sinal de clock da linha SCL estiver em nvel L, conforme mostra a figura abaixo.

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CONDIO DE PARTIDA E PARADA No processo de transmisso de dados do I2C-bus surge uma situao nica, a qual definida como condio de partida e parada ( ver figura ). Uma transio de H para L da linha SDA durante o tempo em que a linha SCL permanece em H definida como condio de partida. Uma transio de L para H da linha SDA durante o perodo H da linha SCL, define uma condio de parada. As condies de partida e parada so sempre geradas pelo MASTER. A barra considerada como ocupada aps a condio de partida, e livre um certo perodo de tempo aps a condio de parada. A deteco das condies de partida e parada pelos ICs conectados barra possvel, se estes possuirem o interface necessrio. Contudo alguns micro-controladores que no possuem tal interface, executam uma amostragem da linha SDA de no mnimo duas vezes por perodo de clock, para poderem identificar a transmisso.

TRANSFERNCIA DE DADOS Cada byte contido na linha SDA composto de oito bits. O nmero de bytes que pode ser transferido ilimitado. Cada byte acompanhado de um bit de reconhecimento. Se o IC receptor ( SLAVE ) no for capaz de receber um outro byte completo de dados at que alguma funo seja executada, como por exemplo uma interrupo interna, o SLAVE dever levar a linha de clock a nvel L , forando o MASTER a entrar em um modo de espera. Os dados sero lidos novamente, quando o SLAVE liberar a linha de clock.

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RECONHECIMENTO A transferncia de dados com o reconhecimento obrigatria. O reconhecimento relacionado ao pulso de clock e gerado pelo MASTER. O MASTER libera a linha SDA ( nvel H ) durante a ocorrncia dos pulsos de clock. O IC receptor ( SLAVE ) leva a linha SDA a nvel L durante o perodo H do pulso de reconhecimento. Usualmente, o SLAVE endereado obrigado a gerar um reconhecimento logo aps cada byte ter sido recebido. Quando o SLAVE no reconhece um endereo ( por exemplo: impossibilidade de recepo, devido execuo de alguma funo em tempo real ), o SLAVE deve deixar a linha de dados em nvel H; desta forma, o MASTER gera ento uma condio de parada com o intuito de abortar a transferncia. Se o SLAVE reconhecer o endereo, mas depois de algum tempo na transferncia no receber mais nenhum byte de dados, o MASTER dever novamente abortar a transferncia. Esta condio indicada pelo SLAVE, devido no gerao do reconhecimento logo aps a recepo do primeiro byte de dados. O SLAVE deixa a linha de dados em nvel H e o MASTER gera a condio de parada.

DECISO E GERAO DE CLOCK Todos os MASTERs geram seu prprio clock na linha SCL para transferir uma mensagem no I2C-bus. Os dados so vlidos apenas durante o perodo H dos pulsos de clock. necessrio portanto definir um clock para produzir um procedimento de deciso de bit a bit na linha SCL. O sincronismo do clock obtido por meio de uma conexo AND entre os clocks de todos os ICs e a linha SCL. Isto significa que uma transio de H para L na linha SCL fora o IC a iniciar uma contagem de seu perodo L de clock, estando o clock deste IC em L, a linha SCL permanecer neste estado at que o IC passe o clock para H novamente. Contudo, a transio de L para H do clock deste IC, no causar mudana de estado na linha SCL se um outro clock de um outro IC ainda estiver no perodo L. A linha SCL ser portanto mantida em L pelo IC cujo clock possuir o maior perodo L. Os ICs com o perodo L de clock menor que os outros, entram em um estado de espera H durante este tempo.

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Quando todos os ICs envolvidos concluirem a contagem dos perodos L de seus respectivos clocks, a linha SCL ser levada para H, e portanto liberada. Neste instante, no haver mais diferenas entre os clocks gerados pelos ICs e o estado da linha SCL, e todos os ICs iniciaro a contagem do perodo H de seus clocks. O primeiro IC a completar a contagem deste perodo H levar a linha SCL para L, e todos os ICs tero seus clocks sincronizados. Deste modo ento, gerado o sincronismo do clock na linha SCL, sendo que, o perodo L determinado pelo IC com o clock de maior perodo L e o perodo H pelo IC com o clock de menor perodo H. O procedimento de deciso acontece na linha SDA da seguinte forma: se um MASTER est transmitindo um nvel H, enquanto outro est tansmitindo um nvel L, o estgio de sada de dados deste MASTER ser desativado, porque o nvel da barra no corresponde ao seu prprio nvel. O procedimento de deciso continua por muitos bits. O primeiro estgio a comparao dos bits de endereo; se os MASTERs estiverem cada um tentando enderear o mesmo IC, o processo de deciso continuar com a comparao dos bits de dados. Devido ao fato dos endereos e as informaes de dados serem utilizados como critrio de desio no I2Cbus, nenhuma informao perdida durante este processo. Um MASTER que perdeu o controle da barra, pode gerar pulsos de clock at o final do byte no qual o controle foi perdido. Se um MASTER perde o controle da barra durante o estgio de endereamento, possvel que o MASTER vencedor esteja tentando endere-lo. O MASTER perdedor deve portanto ser chaveado imediatamente para o modo SLAVE. A figura abaixo mostra o procedimento de deciso envolvendo dois MASTERs; claro mais que dois MASTERs podem ser envolvidos ( dependendo de quantos MASTERs estejam conectados barra ). No momento em que existe uma diferena entre o nvel dos dados internos do MASTER que est gerando o DATA 1 e o nvel atual da linha SDA, a sada de dados desativada, o que significa que um nvel H ento conectado barra. Isto no afetar a transferncia de dados iniciada pelo MASTER vencedor. Desde que o controle do I2C-bus seja decidido apenas pelos endereos e dados fornecidos pelos MASTERs que esto competindo pelo uso da barra, no h MASTER central, e tambm nenhuma ordem de prioridade na barra.

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Alm de ser utilizado no procedimento de deciso, o mecanismo de sincronizao do clock pode ser utilizado para habilitar os receptores para uma transferncia de dados mais rpida dos MASTERs para os SLAVEs, a nvel de byte ou bit. A nvel de byte, um IC pode ser capaz de receber bytes de dados em uma razo relativamente rpida, mas necessita de mais tempo para armazenar o byte recebido ou preparar a transferncia de outro byte. O SLAVE carrega a linha SCL com um nvel L depois da recepo e reconhecimento, forando o MASTER a entrar em um estado de espera at que o SLAVE esteja pronto para a transmisso do prximo byte. A nvel de bit, um IC tal qual um microcomputador sem o interface I2C-bus incorporado, deixaria o clock da barra lento, devido extenso de cada perodo L do clock. Assim sendo, a velocidade de cada MASTER seria adaptada razo de operao interna deste IC. FORMATO O formato dos dados est ilustrado na figura abaixo. Aps a condio de partida, fornecido um endereo de SLAVE. Este endereo estende-se ao longo de sete bits; o oitavo bit um bit de direo ( W/R ): um nvel L indica uma transmisso ( WRITE ) e um nvel H indica uma requisio de dados ( READ ). A transferncia de dados sempre termina na condio de parada, gerada pelo MASTER. Contudo, se um MASTER ainda desejar comunicar-se com a barra, ele pode gerar uma outra condio de partida e enderear um outro SLAVE sem antes gerar uma de parada. Varias combinaes de escrita/leitura so possveis dentro de uma transferncia.

Os formatos possveis de transferncia de dados so: A ) Transmisso do MASTER para o SLAVE, sem alterao de direo.

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B ) Transmisso do SLAVE para o MASTER logo aps a leitura do primeiro byte.

No momento do primeiro reconhecimento, o MASTER passa a assumir o papel de receptor e o SLAVE o de transmissor. Este reconhecimento ainda gerado pelo SLAVE. C ) Formatos combinados

Durante a troca de direo, a condio de partida e o endereo para o SLAVE so ambos repetidos, mas com o bit R/W invertido. NOTAS: 1 ) Formatos combinados so utilizados, por exemplo, para controlar uma memria serial. Durante o primeiro byte de dados, a localizao interna da memria deve ser escrita. Aps a repetio da condio de partida, os dados podem ser transferidos. 2 ) Todas as decises para acrescentar ou retirar localizaes previamente acessadas na memria, so estabelecidas durante o desenvolvimento do IC. 3 ) Cada byte seguido por um reconhecimento como indicado no bloco A 4 ) ICs compatveis com o I2C-bus devem aplicar um reset na sua barra durante o recebimento de uma condio de partida, de modo a antecipar o endereo fornecido pelo SLAVE.

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ENDEREAMENTO O procedimento de endereamento do I2C-bus executado de forma que o primeiro byte aps a condio de partida determina qual SLAVE ser selecionado pelo MASTER. Usualmente este primeiro byte enviado aps o processo de partida. A exceo o endereo de chamada geral que enderea todos os ICs. Quando este endereo utilizado, todos os ICs devem teoricamente responder com um reconhecimento. Contudo, ICs podem ser fabricados para ignorar este endereo. Neste caso, o segundo byte do endereo de chamada geral define ento a ao a ser tomada. Os primeiros sete bits do primeiro byte compem o endereo de SLAVE ( ver figura ). O oitavo bit o LSB ( least significant bit ), o qual determina a direo da mensagem. Um nvel L na posio LSB do primeiro byte determina uma escrita de informao em um SLAVE pr selecionado. Um nvel H nesta posio significa que o MASTER ler a informao proveniente do SLAVE selecionado.

Quando um endereo fornecido,cada IC no sistema compara os primeiros sete bits aps a condio de partida com este endereo. Se eles forem iguais, o IC considera-se endereado pelo MASTER como um SLAVE receptor ou SLAVE transmissor, dependendo do bit R/W. UM endereo SLAVE comporta uma parte programvel e uma fixa. Desde que haja ICs identicos no sistema, a parte programvel do endereo SLAVE habilita o nmero mximo possvel destes ICs para serem conectados ao I2C-bus. O nmero de bits de endereos programveis de um IC depende do nmero de pinos disponveis. Por exemplo, se um IC tem quatro bits fixos e tres bits de endereo programveis, um total de 8 ICs idnticos podem ser conectados na mesma barra. A formatao I2C-bus est alocada no endereo I2C. A combinao de bits 1111XXX do endereo SLAVE reservada com propsitos de extenses futuras. O endereo 1111111 reservado aos endereos de extenso. Isto significa que o processo de endereamento deve continuar nos bytes seguintes. ICs que no utilizam a extenso de endereo no reagem recepo deste byte. As sete outras possibilidades no grupo 1111 tambm so utilizadas com propsitos de extenso, mas ainda no esto alocadas. A combinao 0000XXX foi definida como um grupo especial. Os seguintes endereos foram alocados conforme ilustra a tabela da pgina seguinte.

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PRIMEIRO BYTE ENDEREO SLAVE 0000 000 0000 000 0000 001 0000 010 0000 011 0000 100 0000 101 0000 110 0000 111 R/W 0 1 X X X X X X X endereo de chamada geral byte de partida endereo CBUS endereo reservado a ser definido ver nota abaixo

NOTAS: 1 ) Nenhum IC pode executar o reconhecimento com o byte de partida. 2 ) O endereo CBUS foi reservado para habilitar o mixer interno do CBUS com ICs I2C-bus no mesmo sistema. ICs compatveis I2C-bus no respondem e nem recebem este endereo. 3 ) Um endereo reservado para uma barra de formato diferente incluido para habilitar a mixagem do I2C-bus e de outros protocolos. Somente ICs compatveis com estes formatos e protocolos podem responder a este endereo. O endereo de chamada geral deve ser utilizado para enderear qualquer IC conectado ao I2C-bus. Porm, se um IC no necessitar de nenhum dado fornecido pela estrutura de chamada geral, este endereo pode ser ignorado devido ao no reconhecimento. Se um IC necessitar de dados do endereo de chamada geral, o endereo ser reconhecido e o IC passar a proceder como um SLAVE receptor. O segundo byte e os seguintes so reconhecidos por cada SLAVE receptor capaz de manipular estes dados. Um SLAVE que no possa processar um destes dados, deve ignor-los atravs do no reconhecimento. O significado do endereo de chamada geral sempre especificado no segundo byte.

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SINCRONISMO O clock no I2C-bus possui um perodo L de no mnimo 4.7s e um perodo H de no mnimo 4s. Os MASTERs podem gerar uma barra de clock com uma frequncia at 100kHz. Todos os ICS conectados barra devem ser capazes de efetuar transferncias com frequncias at 100kHz, e cada um deles deve transmitir ou receber com esta velocidade ou responder ao procedimento de sincronizao do clock, o qual fora o MASTER a entrar em um estado de espera e estender o perodo L do clock. Neste caso claro, a frequncia reduzida.

SISTEMA DE SINTONIA O sistema de sintonia automtico, e opera com frequncia sintetizada. A recepo feita em VHF, UHF e CATV. Todos os canais sintonizados so armazenados em uma memria do tipo E2PROM. O circuito tambm incorpora um sistema AFT, para assegurar uma sintonia mais precisa e corrigir os ocasionais desvios da portadora do canal sintonizado. Para melhor compreender o sistema FS ( FREQUENCY SYNTHESIZED) utilizado pelo modelo TC 3398 necessrio em primeiro lugar, estar familiarizado com o sistema VS ( VOLTAGE SYNTHESIZED ), o qual permanece em uso nos televisores e VCRs j por muitos anos. Assim sendo, este captulo tem incio com uma pequena reviso sobre os sintonizadores. SINTONIZADOR BSICO. O primeiro estgio do sintonizador composto por tres blocos, conforme ilustra a figura: amplificador de RF, oscilador local e misturador. O amplificador de RF amplifica os sinais provenientes da antena e os envia ao misturador. O oscilador local gera uma frequncia 45.75MHz acima da portadora do canal sintonizado. O misturador recebe os sinais do amplificador de RF e oscilador local, e processa uma heterodinagem, da qual extrada a diferena existente entre as frequncias dos sinais.

Na sada do misturador, so encontrados quatro sinais: o sinal do amplificador de RF, o sinal do oscilador local, a soma dos dois sinais e a diferena entre eles. No caso, o sinal aproveitado o sinal correspondente diferena, motivo pelo qual so encontrados no estgio seguinte, filtros sintonizados na frequncia de 45.75MHz ( FI ). Por exemplo: se o canal sintonizado for o canal 2, cuja portadora de vdeo corresponde a 55.25MHz, o Oscilador local estar gerando uma frequncia igual a 101,00MHz. Logo 101.00MHz 55.25MHz = 45.75MHz, ou seja, a frequncia de FI. 19

A frequncia de FI fixa, ao passo que a frequncia da portadora varia de acordo com o canal sintonizado. Portanto, para sintonizar todos os canais, necessrio alterar a frequncia do oscilador local, de forma que a sada do misturador permanea sempre em 45.75MHz. A troca de canais feita por meio de uma seleo dos filtros na entrada do amplificador RF e da mudana na frequncia do oscilador local. O oscilador local utiliza diodos especiais, cuja capacitncia varia de acordo com a tenso reversa aplicada em seus terminais. A estes diodos da-se o nome de VARICAPs. Quando a tenso reversa aplicada aos terminais de um VARICAP aumenta, sua capacitncia diminui, de outra forma, quando a tenso reversa diminui, a capacitncia aumenta. A componente varivel que altera a capacitncia do VARICAP e consequentemente a frequncia do oscilador local, denomina-se tenso de sintonia. Com a variao da tenso de sintonia, torna-se possvel efetuar uma troca de canal ( ver figura ). A capacitncia de um VARICAP possui um range limitado, para sintonizar mais canais necessrio outros circuitos com o uso do VARICAP. Um VARICAP, pode sintonizar uma banda completa, mas no mais que um banda.

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Todos os canais radio-difundidos respeitam uma sequncia dividida em tres faixas de frequncia: VHF-L - canais 2 a 6 ........................ ( 54.00MHz a 88.00MHz ) VHF-H - canais 7 a 13 ........................ ( 174.00MHz a 216.00MHz ) UHF - canais 14 a 69 ....................... ( 470.00MHz a 806.00MHz )

A indutncia do circuito deve ser alterada para cada banda, afim de se obter a sintonia de todos os canais. A figura abaixo ilustra um diagrama simplificado de um circuito de chaveamento de banda, no qual pode-se observar como a indutncia entra e sai do circuito. A frequncia de ressonncia determinada pela indutncia e capacitncia do circuito.

A larga capacitncia de C1 atua como um "curto" em relao ao sinal da bobina, uma vez que o ponto inferior da bobina est conectado terra via C1. A ressonncia do circuito determinada pela indutncia da bobina L, capacitor C e a capacitncia efetiva do diodo VARICAP. O diodo D1 o diodo de chaveamento controlado pela tenso de chaveamento de banda, usualmente designada BS. A capacitncia C2 mantm a tenso de chaveamento referenciada ao terra do sinal. Neste exemplo em especfico, quando se est chaveando a banda VHF-L (canais 2 a 6 ), a tenso de chaveamento BS igual a zero ou negativa, ou seja, D1 inversamente polarizado. Nesta situao o diodo D1 comporta-se como um circuito aberto, dessa forma a extenso completa da bobina L determina a indutncia do circuito. 21

Quando a banda VHF-H selecionada, a tenso de chaveamento BS positiva e o diodo D1 diretamente polarizado, podendo ser considerado como um circuito fechado, o que leva a metade inferior da bobina L ao terra do sinal. A reduo da indutncia eleva o range de frequncia do circuito at a banda VHF-H.

Se o sistema CATV for conectado ao aparelho outros canais podem ser selecionados. Os canais CATV so divididos como segue: VHF-L MID VHF-H SUPER HYPER UHF ULTRA canais 2 a 6 ...................( 54.00MHz a 88.00MHz ) 14 canais canais 7 a 13 .................( 174.00MHz a 216.00MHz ) 14 canais 28 canais canais 14 a 69 ................( 470.00MHz a 806.00MHz ) 5 canais

A faixa MIDLE BAND possui 14 canais entre as faixas VHF-L e VHF-H. A faixa SUPER BAND posui 14 canais acima da faixa VHF-H. A faixa HYPER possui 28 canais acima da faixa SUPER BAND. A faixa ULTRA possui 5 canais acima da faixa UHF. NOTA: Os televisores rotulados CATV podem sintonizar algumas destas bandas, ou at todas, dependendo do aparelho. Neste tipo de aparelho o sintonizador possui dois terminais de chaveamento denominados BS1 e BS2. As nomenclaturas dos terminais de um sintonizador FS so basicamente as mesmas, podendo variar conforme o fabricante.

A tenso de alimentao do sintonizador chamada de BM e est presente em todos os sintonizadores. Na ausncia desta tenso nenhum canal poder ser captado. 22

Outra tenso de alimentao do sintonizador a VHF B+, que alimenta a seco VHF do sintonizador. Esta tenso est presente sempre que a faixa VHF selecionada e usualmente demoninada BV. Na sua ausncia, no h recepo dos canais 2 ao 13. A tenso de alimentao da banda UHF denominada BU e est presente sempre que a banda UHF selecionada. Na sua ausncia no h recepo dos canais 14 ao 69. Os terminais BS1 e BS2 so os terminais de chaveamento de banda. Na ausncia do chaveamento, algumas dentre as bandas no sero sintonizadas.

A tenso de sintonia normalmente denominada BT e seu valor depende do canal sintonizado. medida que a tenso cresce os canais vo sendo sintonizados. Quanto mais alto o canal sintonizado, maior a tenso de sintonia. Se a tenso de sintonia for incorreta ou ausente, os canais podero ser sintonizados incorretamente, ou no sero sintonizados. O terminal AGC o responsvel pelo controle automtico de ganho. Esse controle efetuado no amplificador de RF, aumentando o ganho quando o sinal fraco e diminuindo quando o sinal forte.Na ausncia completa do AGC, nenhum canal ser sintonizado. Se o ganho do AGC for muito baixo, a imagem reproduzida apresentar rudos, de outra forma, se o ganho for muito elevado, o sincronismo ser afetado causando um possvel "p de vento" na imagem. Nos antigos televisores, o chaveamento de banda era mecnico e um potencimetro era utilizado para variar a tenso de sintonia. O nmero de canais dependia do nmero de chaves e controles variveis disponveis. Hoje, o sintonizador controlado por um microprocessador e existem basicamente dois sistemas: TENSO SINTETIZADA e FREQUNCIA SINTETIZADA.

Os sistemas por tenso sintetizada so derivados dos antigos sistemas mecnicos. Estes sistemas possuem apenas um chaveamento de banda e um controle de sintonia. Quando um canal requisitado, o microprocessador seleciona os dados referentes tenso de sintonia e chaveamento de banda, e os envia ao sintonizador. O chaveamento de banda e a tenso de sintonia so armazenados na memria. Durante uma seleo de canais, a 23

lgica lida da memria e o chaveamento de banda e a tenso de sintonia so gerados pelo microprocessador. Neste sistema o nmero de canais programveis depende do nmero de posies disponveis na memria de cada modelo. O sistema por frequncia sintetizada utilizado em televisores mais modernos e consiste basicamente de um circuito PLL , o qual capaz de sintonizar todos os canais de televiso.

PLL BSICO O sistema por frequncia sintetizada basicamente formado por um lo travado em fase, usualmente denominado PLL. O PLL regula a frequncia de oscilao de um VCO ( VOLTAGE CONTROLED OSCILATOR ), comparando uma amostra da sada deste mesmo VCO com uma frequncia de referncia. Se existir uma diferena de frequncia, o comparador gera um sinal de correo que convertido em um nvel DC por um LPF e aplicado ao VCO, afim de corrigir sua frequncia.

Embora no seja um circuito tpico PLL, o controle de fase do circuito de deflexo horizontal funciona como tal. O oscilador representaria o VCO, e o APC representaria o comparador de fase e o LPF. A referncia seria o sincronismo horizontal. O APC compara uma amostra do sinal do oscilador horizontal com o sincronismo horizontal, existindo a diferena, o APC gera a tenso de correo, que por sua vez leva o oscilador horizontal at a frequncia de referencia, ou seja, a frequncia do sincronismo horizontal.

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No sintonizador o comparador tem como funo, levar a sada do VCO at a mesma frequncia de referncia. Geralmente a sada do VCO possui um valor de frequncia elevado e a entrada do comparador um valor baixo. Assim sendo, um divisor de frequncia utilizado para igualar a frequncia de sada do VCO com a entrada do comparador de fase.

A sincronizao ocorre quando o fator de diviso multiplicado pela frequncia de referncia igual frequncia do VCO, por exemplo: se a frequncia do VCO de 10kHz e a frequncia de referncia de 1kHz, o fator de diviso igual a 10. Quando a frequncia do VCO for exatamente 10kHz, a sada do divisor ser igual frequncia de referncia. Se a frequncia do do VCO for diferente de 10kHz, a sada do divisor estar acima ou abaixo de 1kHz. O comparador passa ento a gerar um sinal de correo que deslocar a frequncia do VCO at o ponto desejavl, ou seja 10kHz.

No sistema de sintonia PLL, o VCO representado pelo oscilador local. Uma amostra da sua frequncia aplicada a um divisor varivel e em seguida ao comparador. A frequncia de referncia gerada por um oscilador a cristal e direcionada ao comparador. Se uma diferena existir, o comparador gera um sinal de correo que aplicado a um LPF, o qual desenvolve um nvel DC de correo, usualmente denominado BT, ou tenso de sintonia. A tenso de sintonia enviada aos VARICAPs do oscilador local, alterando sua frequncia.

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No sintonizador FS os canais so selecionados alterando-se a razo de diviso do divisor varivel. Quando o fator de diviso alterado, a sada do divisor varivel passa a ser acima ou abaixo do oscilador de referncia. O comparador responde gerando um sinal de erro que desloca o oscilador local at a mesma frequncia do oscilador de referncia. O sistema utiliza um fator de diviso que desloca a frequncia do oscilador local 45.75MHz acima da frequncia do canal sintonizado. O divisor varivel controlado pelo microprocessador. Cada vez que um canal selecionado, o microprocessador fornece o cdigo de diviso necessrio para seleo do canal desejado. SISTEMA FS PLL O sistema PLL utilizado no sintonizador FS bsico, no tem capacidade para cobrir todas as faixas de canais radio-difundidos. Portanto, o sistema dividido em duas partes principais: PLL e chaveamento de banda. O circuito de chaveamento de banda, divide o range de frequncia do PLL de forma que todos os canais possam ser recebidos. O circuito PLL gera a tenso de sintonia necessria seleco de um canal dentro de uma banda em especfico.

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Nota: Nos sistemas mais antigos, o oscilador de referncia, comparador,LPF, e divisor varivel estavam includos em um circuito integrado PLL.

Uma observao detalhada, mostra a existncia real de dois divisores. Alm do divisor programvel, existe tambm um outro divisor denominado PRE-SCALER, normalmente na parte interna do sintonizador. Em muitos casos este divisor alimentado por uma tenso de 5V, proveniente do terminal BP do sintonizador. O fator de diviso do PRE-SCALER fixo, por exemplo: 64.

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A utilizao de um fator de diviso fixo para o PRE-SCALER, limita o incremento do fator de diviso do divisor varivel, que atua na frequncia do oscilador local. Uma pequena mudana no divisor varivel possvel, multiplicando-se o fator de diviso do PRE-SCALER ( neste caso 64 ) pela frequncia de referncia. Na realidade, para conseguir uma sintonia precisa, o divisor varivel deve sofrer pequenos incrementos e a frequncia de referncia deve ser essencialmente menor que 1kHz. Para simplificar o trabalho do divisor varivel, foi introduzido no circuito um redutor de pulsos (PULSE SWALLOW ), que possibilita uma frequncia de referncia maior, com a mesma preciso de sintonia. O circuito redutor de pulsos torna varivel o fator de diviso do PRE-SCALER, atravs de uma linha denoninada PSC. Essa linha fornecida pelo microprocessador e informa ao PRE-SCALER qual o fator de diviso a ser utilizado. Quando um canal sintonizado, o divisor varivel ajusta-se frequncia do canal selecionado e o PRE-SCALER ajusta sua razo de diviso, afim de executar uma sintonia fina.

Usualmente o PRE-SCALER possui apenas duas razes de diviso, por exemplo: 32 ou 36, as quais so controladas pelo microprocessador via linha PSC. O microprocessador altera o fator de diviso afim de simular os pequenos incrementos necessrios ao processo de sintonia. Isto permite mudanas extremamente pequenas no oscilador local e consequentemente uma sintonia muito precisa.

CHAVEAMENTO DE BANDA O circuito de chaveamento de banda utilizado para deslocar o range de frequncia do circuito PLL, de maneira que a sintonia de todos os canais possa ser obtida. Conforme explanado anteriormente, o chaveamento dividido em trs bandas principais: VHF-L - canais 2 a 6 ........................ ( 54.00MHz a 88.00MHz ) VHF-H - canais 7 a 13 ........................ ( 174.00MHz a 216.00MHz ) UHF - canais 14 a 69 ....................... ( 470.00MHz a 806.00MHz ) 28

O circuito de chaveamento de banda recebe os comandos do microprocessador e gera as tenses de alimentao para cada banda em especfico, VHF-L, VHF-H e UHF. Usualmente o microprocessador possui dois terminais lgicos que executam a funo de chaveamento, so eles: BS1 e BS2. A lgica destes terminais normalmente direcionada a um circuito que converte os nveis de sada do microprocessador ( 5V ) em nveis apropriados ao sintonizador ( 12V ).

AFT Um deslocamento na antena ou na portadora do canal, pode causar uma m recepo, a qual se manifestaria no receptor na forma de fantasmas ou chuviscos na imagem. Para superar este problema, o sistema FS incorpora um circuito AFT. Este circuito geralmente integrado ao circuito de FI de vdeo. No circuito AFT uma bobina discriminadora detecta quando um canal est mal sintonizado e gera uma tenso de correo que direcionada ao sistema de sintonia, que por sua vez varia a tenso de sintonia, deslocando suavemente a frequncia do oscilador local, at que o canal seja corretamente sintonizado.

A curva de resposta da discriminadora, est ilustrada na figura abaixo. A posio correta da frequncia de FI ( 45.75MHz ), o centro da curva. A tenso correta de AFT, tambm oscila no centro da curva.

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Quando a FI est acima do centro da curva ( frequncia de FI baixa ), o sintoma na tela do televisor a ausncia de cor, consequentemente ocorre um acrscimo na tenso de AFT o que obriga o oscilador local a elevar sua frequncia at que o ponto de 45.75MHz seja obtido novamente. Por outro lado, a presena de rudo na tela indica que o oscilador local est acima da frequncia correta, portanto, a FI tambm est acima de 45.75MHz. A tenso de AFT por sua vez estar abaixo do ponto central na curva. Esta tenso provoca um deslocamento na frequncia do oscilador local ( para baixo ) at que o ponto 45.75MHz seja obtido outra vez. Em termos de sintonizador FS, o circuito AFT permanece desativado na ausncia de sinal e durante o processo de sintonia. Uma entrada de sincronismo utilizada para informar ao microprocessador a existncia ou no da emissora. Esta informao pode ser uma alterao de nvel lgico, ou at mesmo o sincronismo detectado da prpria emissora. Alguns sistemas FS executam um processo de varredura, que busca o sinal de sincronismo prximo frequncia nominal do canal sintonizado. A varredura executada acima e abaixo da portadora do canal, to logo o sincronismo detectado, o circuito AFT ativado.

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Nos sistemas antigos, a tenso de AFT era enviada a um comparador que possuia duas sadas (AFT+ / AFT- ). Estal lgica era enviada diretamante ao microprocessador que, determinava ento a correta sintonia. Atualmente este tipo de comparador no mais utilizado. A tenso de AFT direcionada a um nico terminal no microprocessador.

Praticamente todos os aparelhos que incorporam o sistema FS, possuem uma chave manual que desativa o circuito AFT. No modo manual, o AFT obtido atravs das teclas AFT+ e AFT-normalmente localizadas no painel frontal do aparelho. Um pulso acrescentado linha PSC ( PULSE SWALLOW CONTROL ), cada vez que a tecla AFT+ pressionada e um pulso retirado cada vez que a tecla AFT- pressionada. A variao dos pulsos da linha PSC altera o fator de diviso do PRE-SCALER que por sua vez altera a frequncia do oscilador local em pequenos incrementos. Muitos sistemas a cabo deslocam a frequncia das emissoras radio-difundidas, afim de evitar possveis interferncias. Por este motivo, alguns sistemas ( antigos ) no conseguem sintonizar tais emissoras, mesmo os televisores mais modernos s poderiam ser conectados ao sistema CATV, se ficassem impossibilitados de captar sinais das emissoras locais. Para eliminar este inconveniente, alguns canais do sistema CATV foram deslocados em frequncia. Desta forma evita-se interferncias entre os canais radio-difundidos e os canais cabo. Ex: Canal 2 ------------ 55.25MHz - 1.25MHz = 54.00MHz Canal 3 ------------ 61.25MHz - 1.25MHz = 60.00MHz Canal 4 ------------ 67.25MHz - 1.25MHz = 66.00MHz Canal 5 ------------ 77.25MHz+ 0.75MHz = 78.00MHz Canal 6 ------------ 83.25MHz+ 0.75MHz = 84.00MHz Se o desvio do canal for maior que o range de atuao do circuito AFT, o canal poder ser mal ou nem sequer sintonizado. Para superar este problema, os sintonizadores FS mais modernos utilizam um sistema individual de busca e deteco do sincronismo para cada canal. Quando um canal selecionado, o sistema busca inicialmente a frequncia nominal da portadora deste canal em especfico ( alterando a razo de diviso do divisor varivel no circuito PLL ).

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Logo aps a localizao deste ponto nominal, o sistema passa ento a fazer uma varredura dentro do range de frequncia do canal, visando encontrar o sincronismo horizontal. Esta varredura realizada a passos relativamente grandes, por exemplo: 240kHz. To logo o sincronismo detectado, o sistema ativa o circuito AFT e passa a varrer o canal em passos pequenos, por exemplo: 40kHz. Quando a tenso de AFT otimizada, indicando que o canal esta sintonizado, o circuito AFT desativado e o processo interrompido. Obs: a deteco do canal e a varredura do circuito AFT so usualmente muito rpidas para serem visualizadas em um osciloscpio. O canal deve ser detectado antes do circuito AFT ser ativado.

SISTEMA INTEGRADO DE SINTONIA FS O sistema integrado de sintonia FS basicamente o mesmo sistema descrito anteriormente, a principal diferena se deve ao fato de que os circuitos PLL, oscilador local, PRE-SCALER, LPF e chaveamento de banda so internos ao sintonizador.

Os comandos provenientes do controle remoto ou painel frontal , so fornecidos diretamente pelo microprocessador do aparelho, e direcionados atravs de uma linha serial de dados ao microprocessador do sintonizador. Em conjunto com a linha serial de dados, tambm so fornecidos outros sinais: CLOCK e ENABLE. Em muitos sistemas, a linha serial de dados multiplexada, ou seja, alm de controlar o sintonizador, tambm controla outros circuitos do aparelho.

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Neste exemplo em particular, o sinal ENABLE fornecido pelo microprocessador antes dos dados seriais e do CLOCK. Se o ENABLE no estiver presente, o sintonizador ficar impossibilitado de receber os dados seriais e o CLOCK. A funo dos pulsos de CLOCK a de fornecer o sincronismo necessrio transferncia dos dados seriais ao sintonizador. Sua durao equivale a um perodo do pulso de ENABLE. Sem os pulsos de CLOCK, o sintonizador no recebe nenhum dado serial. Durante uma troca de canal, a linha ENABLE assume o nvel lgico H permitindo que o CLOCK e os dados seriais sejam transferidos ao sintonizador. Neste exemplo os dados so lidos durante a descida do CLOCK, que consiste de 19 pulsos referentes 19 bits de dados seriais. Os primeiros 4 bits representam o chaveamento de banda, os 10 bits subsequntes controlam o divisor varivel e os ultimos 5 bits controlam o PRE-SCALER.

Alm das trs linhas j explanadas existe ainda uma outra linha, denominada LOCK. A linha LOCK uma integrante exclusiva do sistema de sintonia fina ou AFT.

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Quando um canal selecionado e o sincronismo detectado, a linha AFT habilitada e os sinais de busca AFT so ativados ( DATA, CLOCK e ENABLE ). Dependendo da tenso AFT, a linha PSC atuar no fator de diviso do PRE-SCALER, aumentando ou diminuindo o seu valor. Esta linha altera suavemente a frequncia do oscilador local at que o AFT informe ao microprocessador que o canal est corretamente sintonizado. O microprocessador responde encerrando a varredura. Ao mesmo tempo o microprocessador recebe do sintonizador, um pulso de curta durao via linha LOCK. Se o pulso LOCK faltar poder ser notado um pequeno atraso, com relao ao udio, durante a troca de canal. Durante a troca de canal, o microprocessador gera um pulso de MUTE, que endereado ao circuito de udio. A durao do MUTE de udio ligeiramente maior que o tempo de durao da troca de canal e o pulso LOCK responsvel por este tempo de durao.

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SISTEMA SVM SVM a abreviao de SCAN VELOCITY MODULATION. O sistema opera em conjunto com o circuito de deflexo horizontal do feixe de eltrons, atuando nas transies do preto para o branco e do branco para o preto. O SVM possibilita um contorno mais ntido na imagem reproduzida pelo CRT. A figura abaixo ilustra a varredura de uma linha horizontal durante o perodo em que a letra "I" est sendo reproduzida pelo CRT. O diagrama de sinais junto figura, ilustra o nvel de brilho durante a varredura da linha. Em "A" temos o sinal aplicado ao CRT, que inicia com o preto, eleva-se instantaneamente para o branco, at o corte para o preto novamente. Todavia, o CRT ( sem SVM ) no responde instantaneamente a este sinal, a resposta fica como mostrado em "B", ou seja, com um ligeiro cinza na transio do preto para o branco e do branco para o preto, o que resulta na falta de nitidez e detalhes na imagem reproduzida.

O sistema SVM utiliza uma parcela do sinal de luminncia para detectar os pontos de transio e produzir no driver da bobina SVM, um sinal como mostrado em "C". O campo magntico gerado por este sinal, provoca uma ampliao na velocidade de varredura horizontal, acelerando o feixe de eltrons nas transies do preto para o branco e do branco para o preto. O efeito na tela um acrscimo na nitidez da imagem reproduzida, a qual percebida pelo olho humano como um aparente aumento na resoluo ( vivacidade ). A modulao da velocidade de varredura no uniforme em toda a tela. O ganho do circuito SVM varia de forma a obter um mnimo de efeito no centro, aumentando gradualmente para um mximo de efeito nas laterais. Esta modulao provoca a impresso de um nvel uniforme de nitidez em toda a tela

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O circuito SVM aproveita uma parcela do sinal de luminncia que extrado do emissor do transistor Q-202 ( PCB-AV ). Este sinal aplicado base do transistor Q-8011, cuja carga de coletor composta de uma malha RLC, que em conjunto com a malha RC do emissor, determina a resposta de frequncia do estgio. A resposta acentuada nas altas frequncias, ou seja, nos picos de transio do sinal de luminncia. A sada do transistor consiste apenas destes picos de transio, embora o transistor os amplifique e inverta. O sinal de coletor do transistor Q-8011 enviado aos amplificadores Q-8007, Q-8006 e Q-8005 os quais acionam os drivers SVM ( Q-8003 e Q-8004 ) e a sada SVM ( Q-8001 e Q-8002 ).

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CIRCUITO DE UDIO Referindo-se a figura abaixo, podemos observar que o circuito de udio composto basicamente de quatro circuitos integrados: IC-202, IC-301. IC-302 e IC3A0. O principal estgio do circuito de udio est contido no IC-3A0 ( decodificador stereo ), no qual baseada a explanao deste captulo.

DECODIFICADOR STEREO Para entender com maior clareza o processo de demodulao dos sinais de rdio-difuso stereo, necessrio em primeiro lugar entender os fundamentos do televisor stereo, cuja estrutura muito semelhante a estrutura do FM stereo, utilizado em rdio por muitos anos. No espctro de frequncia reservado para transmisso dos sinais de udio no televisor stereo, esto incluidos trs sinais desenvolvidos no transmissor:

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L+ R = Sinal de udio monoaural obtido pela adio dos sinais de udio do canal esquerdo com o canal direito. Este sinal utilizado como sinal primrio pelos televisores monoaurais. L R = Sinal que representa o resultado da subtrao do canal direito do canal esquerdo. Este sinal modula em AM uma sub-portadora de 31.50kHz, a qual suprimida durante o processo de transmisso ( somente as bandas laterais so transmitidas ). O receptor deve reconstruir a sub-portadora suprimida durante a transmisso, para que seja possvel demodular o sinal L R. Aps demodulado, o sinal L R adicionado ao sinal L+ R de forma a reconstituir os sinais do canal esquerdo e direito. PILOTO = Sinal de valor igual metade da sub-portadora L R ( 15,734kHz ), cuja funo recriar no receptor de televiso esta sub-portadora, necessria ao processo de demodulao. Existe ainda um quarto sinal transmitido durante a rdio-difuso dos sinais de TV stereo; o programa separado de udio, ou SAP. Este sinal consiste da parcela do sinal de udio referente ao segundo idioma. O sinal SAP modula em FM uma portadora de 78,6kHz, que processada separadamente pelo receptor. Isso proporciona ao usurio a habilidade de selecionar ou no o sinal SAP. O espctro de frequncia dos sinais de TV stereo est ilustrado na figura abaixo. O grfico representa o sinal obtido na sada do detector de FM

O sinal L R est contido em uma gama de frequncia que vai de 50Hz 15.00kHz. Localizado entre a excurso superior do sinal L+ R e a banda inferior do sinal L R, est o sinal PILOTO, estabilizado na frequncia horizontal de 15.734kHz. O sinal L R est contido nas bandas laterais da sub-portadora de 31.50kHz e extende-se 15.00kHz acima e abaixo deste valor. Finalizando, o sinal SAP modulado em FM, extende-se de 65.00kHz 95.00kHz. Este sinal reproduz no processo de demodulao um sinal de udio que compreende um range de 50Hz 12.00kHz.

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O diagrama em blocos do decodificador stereo est ilustrado na figura abaixo. o circuito divide-se em quatro estgios distintos: demodulador stereo, demodulador SAP, redutor de rudos DBX e bloco matriz.

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DEMODULADOR STEREO A poro L R do sinal composto de udio foi utilizada para modular uma sub-portadora de 31.468kHz, a qual foi suprimida durante o processo de rdio-difuso. Como resultado, somente as bandas laterais foram transmitidas. Para extrair o sinal L R contido nas bandas laterais, o receptor deve recriar a sub-portadora. Devido a esta necessidade, o sinal PILOTO transmitido como parte integrante do sinal composto de udio. Este sinal utilizado como referncia pelo circuito PLL, de forma a recriar a sub-portadora suprimida durante o processo de transmisso. O circuito PLL composto basicamente por um VCO e um comparador de fase. A frequncia de operao do VCO equivale a oito vezes a frequncia do sinal PILOTO, ou seja 125.872kHz. Esta frequncia submetida a um bloco divisor, de onde so extraidos 31.468kHz equivalentes frequncia da sub-portadora e 15.734kHz, os quais so aplicados ao comparador de fase em conjunto com o sinal PILOTO proveniente do bloco stereo LPF. O comparador de fase tem como funo, sincronizar a frequncia de operao do VCO com a frequncia da sub-portadora L R, que foi suprimida durante o processo de transmisso. Em outras palavras, sincroniza-la com o sinal PILOTO, j que este representa uma parcela da sub-portadora. O comparador de fase recebe em suas entradas, o sinal PILOTO e o sinal que representa uma amostra da frequncia do VCO. Os dois sinais possuem a mesma frequncia, porm diferem um do outro 90 em termos de fase. Conforme esta diferena de fase varia, o comparador gera em sua sada um sinal de erro, que convertido em um nvel DC pelo filtro R/C conectado aos terminais 5 e 6. O nvel DC resultante ento aplicado ao VCO, a fim de controlar sua frequncia de operao. Uma vez recriada e sincronizada, a sub-portadora L R encaminhada ao demodulador L R. O demodulador multiplica o sinal da sub-portadora recriada pelo circuito PLL, com o sinal L R proveniente do bloco cancelador do sinal PILOTO, para demodular o sinal L R. O sinal L+ R obtido por meio de uma de-nfase fixa, visto que no h necessidade de recriar-se uma sub-portadora.

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DEMODULADOR SAP Conforme visto anteriormente, o sinal SAP modula em FM uma sub-portadora de 78.670kHz, com as bandas laterais extendidas de 65.00kHz 95.00kHz. Como o sinal SAP est acima da frequncia da sub-portadora L R, o mesmo pode ser separado do sinal composto de udio atravs de um BPF. Uma vez separado, o sinal SAP enviado ao bloco demodulador. O demodulador consiste de um VCO, um filtro LOOP e um comparador de fase. O VCO gera uma frequncia igual a 10 fH, ou seja, 157.34kHz. Esta frequncia submetida a um divisor por dois e aplicada ao comparador de fase em conjunto com o sinal da sub-portadora SAP proveniente do BPF. Quando o sinal SAP nulo, a frequncia da sub-portadora idntica frequncia fornecida pelo divisor por dois ( 78.67kHz ), portanto, a sada do comparador zero. Na presena do sinal SAP, a frequncia da sub-portadora desviada do seu valor central, resultando em uma comparao fora de quadratura. Consequentemente, a sada do comparador passa a ser diferente de zero, o que corresponde ao sinal SAP demodulado. Aps demodulado, o sinal SAP atravessa um LPF, onde so filtrados os rudos de alta frequncia .

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REDUTOR DE RUDOS DBX O estgio DBX consiste basicamente de uma nfase varivel ( VARIABLE EMPHASIS ) e um amplificador controlado por tenso ( VCA ). A nfase varivel atua essencialmente nos sinais acima das frequncias mdias e o amplificador controlado por tenso, nos sinais abaixo das frequncias mdias.O tratamento executado pelo circuito, depende da amplitude e da frequncia dos sinais a ele aplicados. Os sinais que chegam ao estgio DBX so aplicados a um LPF, onde so minimizadas as interferncias causadas por componentes de valor igual frequncia horizontal, porm no sincronizadas com o sinal PILOTO ( Ex: rudos provocados pelo sinal de vdeo e perda de sincronismo ). Em seguida os sinais percorrem dois caminhos destintos: Uma parcela dos sinais que atravessou o LPF encaminhada a um TRAP de 2 fH e a um bloco composto por um filtro espectral ( SPECTRAL FILTER ) e um filtro de banda larga ( WIDE BAND FILTER ). O filtro espectral separa os sinais de alta frequncia e os envia a um detector RMS ( SPECTRAL RMS ). O detector RMS, como o prprio nome sugere, detecta o valor RMS dos sinais fornecidos pelo filtro espectral e os converte em um nvel DC, que por sua vez controla a nfase varivel. O tempo de ao do detector RMS determinado pelo capacitor conectado ao terminal 22 e pelo ajuste interno de corrente ( TIMING CURRENT ). A corrente interna determinada pelos resistores conectados ao terminal 21 .

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O filtro de banda larga, executa o mesmo trabalho que o filtro espectral, porm com relao aos sinais de baixa frequncia. O detector RMS ( WIDE BAND RMS ), atua sobre o ganho do amplificador controlado por tenso. O tempo de ao do detector RMS, tambm determinado por um capacitor, o qual conectado ao terminal 23 e pelo ajuste interno de corrente. A outra parcela dos sinais provenientes do LPF, aplicada aos blocos de nfase varivel e amplificador controlado por tenso, onde os sinais so trabalhados com base nos nveis fornecidos pelos detectores RMS, de maneira a reestabelecer a forma original dos sinais L R e SAP, visto que estes sinais foram enfatizados durante o processo de transmisso. MATRIX Este ltimo estgio do decodificador stereo visa obter a partir do sinais L R e L+ R, os sinais de udio do canal esquerdo e direito. A operao do circuito pode ser expressa como segue: ( L+ R ) + ( L R ) = 2 LR R = 2 L ( L+ R ) ( L R ) = 2 RL R = 2 R Um exemplo de circuito matrix est ilustrado na figura abaixo. Conforme a expresso acima, podemos concluir que: os sinais aplicados entrada do primeiro amplificador, resultam em uma sada igual a 2 L, pois os sinais so somados em uma matriz resistiva. O segundo amplificador processa uma subtrao dos sinais L+ R e L R, j que cada um deles aplicado a uma de suas entradas. Na sada do diferenciador, estaro presentes apenas as diferenas existentes entre as duas entradas. Estas diferenas s existem na poro R dos sinais L+ R e L R ( R R ), portanto, a sada ser igual a 2 R.

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TRANSCODIFICADOR O transcodificador baseia-se em dois circuitos integrados: o decodificador CXA1228S e o codificador MC13077P. O CXA1228S decodifica os sinais de chroma e envia-os ( na forma de componentes de diferena de cor RY e BY ) ao MC13077P, cuja funo codificar estes sinais e mixa-los ao sinal de luminncia. O CXA1228S opera travado no sistema PAL-M e o MC13077P no sistema NTSC, portanto, pode-se concluir em princpio que o circuito transcodificador converte os sinais PAL-M em NTSC, antes dos mesmos atingirem os processadores da PCB-PIP e PCB-AV. As figuras que seguem ilustram a diagramao interna de cada um dos circuitos integrados utilizados pelo transcodificador.

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O sinal de vdeo separado em sinais de chroma e luminncia, via filtro LC-6001. Estes sinais so aplicados aos terminais 24 e 27 do decodificador IC-6002, respectivamente. O sinal de chroma que atravessou o filtro LC-6001, pode conter variaes de amplitude, devido principalmente ao processo de transmisso, assim sendo, torna-se necessrio um controle automtico de ganho. Este controle deve ser derivado de alguma parte que represente o nvel mdio dos sinais, e que no varie com o contedo da cena. Sem duvida nenhuma o sinal BURST o nico que atende a estas exigncias, portanto, ele deve ser separado e utilizado como referncia de amplitude. No circuito ACC, uma parcela do sinal de sada aplicada ao bloco BURST GATE, o qual gatilhado pelo BURST FLAG, que por sua vez coincide com o perodo do BURST. O bloco BURST GATE separa o sinal BURST e encaminha-o ao bloco ACC DET, cuja funo desenvolver um nvel DC proporcional ao sinal BURST por ele recebido, e com isso controlar o bloco ACC. O sinal de chroma segue ento para o bloco BLK. Neste bloco so aplicados os pulsos de BLANKING ( apagamento ) provenientes do bloco BLK PLS GEN. Estes pulsos, tambm coincidentes com o BURST, inibem o bloco BLK durante este perodo, extraindo assim o BURST do sinal de chroma. Apenas o sinal de chroma atinge os blocos ACK e C AMP. O bloco ACK tem como funo, cortar a entrada do amplifidador de chroma durante uma transmisso em preto e branco; para tal, o bloco recebe uma tenso proveniente do ACK DET, que por sua vez trabalha com base no sinal BURST.

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Do amplificador de chroma, o sinal segue por dois caminhos distintos: terminal 21 e bloco ADD SUB. A separao se faz necessria, devido a inverso da componente RY linha a linha durante o processo de transmisso ( caracterstica do sistema PAL ). A parcela do sinal de chroma que flui pelo terminal 21, aplicada a uma linha de atraso de 63.5S ( 1 fH ) e devolvida ao circuito via terminal 19, depois do ajuste imposto pelo transformador T-6001 ( vetor ). O sinal atravessa ento um amplificador ( DL AMP ), que compensa as perdas impostas pela linha de atraso e casa a impedncia de sada da mesma com a respectiva entrada do circuito integrado ( terminal 19 ). A sada do amplificador aplicada a um bloco somador ( ADD SUB ) em conjunto com a outra parcela do sinal de chroma que deriva do bloco C AMP. Os dois sinais so somados vetorialmente e enviados ao demodulador. No demodulador as componentes de diferena de cor RY e B Y so obtidas segundo a recriao da sub-portadora pelo bloco VXO. A sub-portadora de chroma suprimida durante a transmisso e recriada pelo bloco VXO, dividida em componentes de 0 e 90 antes de ser aplicada ao demodulador. 0 para o demodulador B Y e 90 invertidos linha a linha para o demodulador RY. Os sinais demodulados fluem ento para os terminais 16 ( RY ) e 17 ( BY ), finalizando o processo de decodificao.

Com relao ao inversor da sub-portadora, o mesmo trabalha em funo de um multivibrador ( FF ), o qual gera uma frequncia igual metade da frequncia horizontal. Esta frequncia aplicada ao bloco INV, que por sua vez inverte a sub-portadora recriada pelo bloco VXO linha sim, linha no. A sincronizao do VXO obtida atravs do APC, em cujas entradas so aplicadas o BURST e a portadora de 90. O APC compara a fase entre estes dois sinais e executa uma realimentao direcionada ao VXO, de forma que a diferena de fase permanea sempre em 90. A funo do identificador ( ID ) detectar a inverso imposta componente RY. Se um erro for detectado, o identificador atua sobre o multivibrador afim de efetuar a correo.

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O sinal de luminncia aplicado ao terminal 27, de onde amplificado e grampeado para sair pelo terminal 18. Para codificar as componentes de diferena de cor, necessrio gerar uma sub-portadora correta e confivel. Este pre-requisito obtido por meio de um oscilador a cristal conectado ao terminal 8 do codificador IC-6003. A frequncia de operao de 14.318180MHz, ou seja, 4X fsc. Esta frequncia submetida a um divisor por quatro e aplicada ( em quadratura ) aos moduladores RY e BY. A modulao efetuada por dois moduladores balanceados, os quais so acionados por uma portadora em quadratura, fornecida pelo divisor interno. Uma vez moduladas, as componentes de diferena de cor so somadas e aplicadas a um BPF via terminal 17. A soma dos moduladores produz uma sada rica em componentes harmnicos, por esta razo, e para reduzir a possibilidade de cruzamento de cores, um transformador BPF introduzido no circuito para limitar a banda de chroma. Aps filtrado e limitado, o envelope de chroma recombinado com a informao de luminncia para produzir uma sada de vdeo composto no terminal 2.

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TABELA DE FUNES DO PROCESSADOR PIP M65607SP TERMINAL 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 NOME HD DVss1 AGND R VIN +R VG2 AVcc IRI YOUT VG1 COUT DVcc1 RESET CONT0 CONT1 BGP TIO DVss3 TI1 FCS TI2 CLK TI3 SWM CSYNC CAS ADD0 ADD1 ADD2 ADD3 ADD7 DVcc2 ADD4 ADD5 ADD6 RAS WBWE W1 W0 DTOE SIO1 SIO0 SC DVss2 SIO3 SIO2 W3 W2 SCLX SDAX SDAA I/O I I I I I I I I I O O O I I I I O I/O I I/O I I/O I I/O O I O O O O O O I O O O O O O O O I I O I I I O O I I I/O FUNO entrada do pulso de sincronismo horizontal terra do sistema digital terra do sistema analgico entrada da tenso de referncia do conversor AD entrada do sinal de vdeo entrada da tenso de referncia do conversor AD entrada da tenso de referncia do conversor DA alimentao do sistema analgico entrada da corrente de referncia do conversor DA sada do sinal de luminncia sada da tenso constante do conversor DA sada do sinal de chroma alimentao do circuito digital entrada do nvel de RESET ( L ) no utilizado no utilizado sada do pulso BURST GATE terminal teste terra do sistema digital terminal teste entrada do sinal da sub-portadora terminal teste entrada do clock de transferncia terminal teste sada do pulso de chaveamento ( PIP / PRINCIPAL ) entrada do sinal de sincronismo composto sada do controle da memria de vdeo sada de endereo da memria de vdeo

alimentao do circuito digital sada de endereo da memria de vdeo

sada do controle da memria de vdeo sada de dados sada do controle da memria de vdeo entrada de dados sada de dados terra do sistema digital entrada de dados sada de dados entrada do clock de transferncia ( comando serial ) entrada de dados ( comando serial ) entrada / sada do comando serial

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TABELA DE FUNES DA MEMRIA DE VDEO HM53461ZP TERMINAL 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 NOME I/03 I/04 SOE SI/03 SI/04 Vss SC SI/01 SI/02 DT/OE I/01 I/02 WE RAS A6 A5 A4 Vcc A7 A3 A2 A1 A0 CAS I/O I/O I/O I I/O I/O I I I/O I/O I/O I/O I/O I I I I I I I I I I I I FUNO entrada / sada de dados ( porta RAM ) habilitao da porta SAM entrada / sada de dados ( porta SAM ) terra do sistema entrada do clock serial entrada / sada de dados ( porta SAM ) habilitao da sada de dados entrada / sada de dados ( porta RAM ) entrada de controle da memria ( habilitao de escrita ) entrada de controle da memria ( endereo de fila ) entrada de endereo

alimentao do sistema entrada de endereo

entrada de controle da memria ( endereo de coluna )

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TABELA DE FUNES DO PIP SW M52694P TERMINAL 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 NOME SUBV GND YOUT SIN COUT XIN ACCF XOUT APCF CIN Vcc YIN SOUT PIPSW 4 FSC FSC BLDF BGPIN VREF SUBC VCA SUBY VREF SOUT I/O I I O I O I I O I I I I O I O O I I O I I/O I O O FUNO entrada dosinal de vdeo ( PIP ) terra do sistema sada do sinal de luminncia ( MAIN / PIP ) entrada do sinal de sincronismo composto sada do sinal de chroma ( MAIN / PIP ) terminal de conexo do oscilador de 4 fsc ( 14.3MHz ) filtro do circuito ACC terminal de conexo do oscilador de 4 fsc ( 14.3MHz ) filtro do circuito APC entrada do sinal de chroma ( MAIN ) alimentao do sistema entrada do sinal de luminncia ( MAIN ) sada do sinal de sincronismo entrada do controle de chaveamento da funo PIP sada do oscilador de 4 fsc ( 14.3mhz ) sada do oscilador de 4 fsc dividido por 4 ( 3.57MHz ) filtro do circuito detector de nvel do BURST entrada dos pulsos BGP sada da tenso de referncia entrada do sinal de chroma ( PIP) sada do amplificador VCA / controle FREE RUN entrada do sinal de luminncia ( PIP ) sada da tenso de referncia sada do sinal de vdeo ( PIP )

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QUESTIONRIO 1)- Qual a funo dos resistores R-950 e R-951 ?

2)- Qual a funo do IC-701 ?

3)- Qual a funo do MASTER e do SLAVE em um sistema I2C-bus ?

4)- Descreva o funcionamento de um circuito PLL bsico.

5)- Qual a funo da linha PSC em um sistema FS ?

6)- Qual a funo da linha ENABLE em um sistema FS ? 52

7)-Qual a funo da linha LOCK em um sistema FS ?

8)-Qual a funo do circuito SVM ?

9)- Qual a funo do IC-3A0 ?

10)- Qual a funo do sinal PILOTO contido no sinal de udio composto ?

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