FATEC -S P

EXPERIÊNCIA 4 – CIRCUITO INTEGRADO 555

I. INTRODUÇÃO

O circuito integrado 555 é classificado como um circuito

integrado da família linear, mas possui aplicações na
eletrônica digital como circuitos temporizadores e
geradores de pulsos de clock.

MARCA

P IN O 1

FATEC -S P
 FATEC -S P
- Diagrama em blocos:

V c c (8 ) (5 ) C o n tro le R e s e t (4 )

L im ia r
(6 )
S a íd a (3 )
R Q
F .F .
S

G a t ilh o
(2 )

G N D (1 ) D e s c a rg a (7 )
FATEC -S P
 FATEC -S P
- Rede resistiva

A rede resistiva fornece

V cc tensões de referência para
os amplificadores
operacionais:

Vcc
V1 
3
2 . Vcc
V2 
3
V2
V1 Níveis internos de referência
podem ser alterados através
da entrada “Tensão de
GND
Controle (5)”.

FATEC -S P
 FATEC -S P
- Amplificadores operacionais:

Neste caso, os amplificadores operacionais são

utilizados como comparadores de tensão. A saída
opera apenas com dois valores de tensões: 0V (nível
baixo) e Vcc (nível alto).

V+
Saída
V-

Temos duas situações possíveis:

a) V+ > V-  saída: nível alto (Vcc)

b) V+ < V-  saída: nível baixo (0V)

FATEC -S P
 FATEC -S P
- Flip-Flop RS:
R Q
F.F.
S

FATEC -S P
 FATEC -S P
II. CIRCUITO ASTÁVEL

Quando o circuito é utilizado para gerar um trem

contínuo de pulsos, com freqüência definida, o modo
de operação é denominado astável. Um circuito astável
gera um sinal com os dois estados instáveis, ou seja,
os estados em nível baixo e em nível alto estão sempre
se alternando. Como exemplos de aplicações, temos:
gerador de “clock” para circuitos de tempo (relógio,
cronômetro, controle de processos etc.), gerador de
tom (alarme sonoro, teclado), controle de velocidade
em motores elétricos etc..

FATEC -S P
 FATEC -S P

- Circuito
V cc

Lim ia r

R Q S aída
F.F. (Vou t)
S

G atilh o

C RB RA

FATEC -S P
a) Inicialmente, com o capacitor C descarregado, temos a
tensão de “Gatilho” e “Limiar” menor que Vcc/3, assim R = 0,
S =1 e Q  0 .
O transistor está cortado (não conduz) e o capacitor carrega-
se através de RA e RB . A saída está em nível alto;
V cc

< Vcc
3
Lim ia r 0
0 1 S aída
2.Vcc R Q
3 F.F. (Vou t)
Vcc
3 S
1
G atilh o

< Vcc 0
3

Vc C RB RA

FATEC -S P
b)Quando o capacitor ultrapassar Vcc/3 (<2.Vcc/3), temos
S =0 e R = 0, o que mantêm o estado anterior. O capacitor
continua a carga;
 FATEC -S P

V cc

> Vcc
3
Lim ia r 0
0 1 S aída
2.Vcc R Q
3 F.F. (Vout)
Vcc
3 S
0
G atilh o

> Vcc 0
3

Vc C RB RA

FATEC -S P
c) A tensão no capacitor ultrapassa o valor de 2/3.Vcc:
 FATEC -S P
Com Vc > 2/3.Vcc, temos S =0 , R = 1 e Q  1 . O transistor
entra em condução. A corrente em RA é desviada para o
transistor e o capacitor descarrega-se, também, através de RB
e o transistor:
V cc

> 2.Vcc
3
Lim ia r 1
1 0 S aída
2.Vcc R Q
3
F.F. (Vou t)
Vcc
3 S
0
G atilho

> 2.Vcc 1
3

Vc C RB RA
d) Com Vc < 2/3.Vcc (Vc > Vcc/3), temos S =0 , R = 0 ,
mantendo o transistor em condução. A saída está em nível
baixo.
 FATEC -S P
Mantido o desvio da corrente em RA para o transistor e a
descarga do capacitor através de RB e o transistor:
V cc

< 2.Vcc
3
Lim ia r 0
1 0 S aída
2.Vcc R Q
3 F.F. (Vou t)
Vcc
3 S
0
G atilh o

< 2.Vcc 1
3

Vc C RB RA
d) O capacitor descarrega até Vc < 1/3.Vcc :
 FATEC -S P
Com Vc < 1/3.Vcc , temos S =1 , R = 0. O transistor entra em
corte. O capacitor volta a carregar-se através de RA e RB . A
saída está em nível alto
V cc

< Vcc
3
Lim ia r 0
0 1 S aída
2.Vcc R Q
3 F.F. (Vout)
Vcc
3 S
1
G atilh o

< Vcc 0
3

Vc C RB RA
e) A tensão no capacitor ultrapassa o valor de 2/3.Vcc:
 FATEC -S P
Com Vc > 2/3.Vcc, temos S =0 , R = 1 e Q  1 . O transistor
entra em condução. A corrente em RA é desviada para o
transistor e o capacitor descarrega-se através de RB e o
transistor:
V cc

> 2.Vcc
3
Lim ia r 1
1 0 S aída
2.Vcc R Q
3
F.F. (Vou t)
Vcc
3 S
0
G atilho

> 2.Vcc 1
3

Vc C RB RA

FATEC -S P
f) Com Vc < 2/3.Vcc (Vc > Vcc/3), temos S =0 , R = 0 ,
mantendo o transistor em condução. A saída está em nível
baixo.
 FATEC -S P
É mantido o desvio da corrente em RA para o transistor e a
descarga do capacitor através de RB e o transistor:
V cc

< 2.Vcc
3
Lim ia r 0
1 0 S aída
2.Vcc R Q
3 F.F. (Vou t)
Vcc
3 S
0
G atilh o

< 2.Vcc 1
3

Vc C RB RA
g) O capacitor descarrega até Vc < 1/3.Vcc :
Com Vc < 1/3.Vcc , temos S =1 , R = 0. O transistor entra em
corte. O capacitor volta a carregar-se através de RA e RB . A
saída está em nível alto
V cc

< Vcc
3
Lim ia r 0
0 1 S aída
2.Vcc R Q
3 F.F. (Vout)
Vcc
3 S
1
G atilh o

< Vcc 0
3

Vc C RB RA
- tempo de carga: T1 = 0,693 . (RA + RB) . C
- tempo de descarga: T2 = 0,693 . RB . C
- período: T = T1 + T2

-freqüência: f = 1 / T = 1 / (T1 + T2)

1,44
f= (Hz)
(R A  2.R B ) . C
 FATEC -S P
III. CIRCUITO MONOESTÁVEL

Este circuito gera um pulso com largura definida, este

modo de operação é denominado monoestável. Um
circuito monoestável gera um sinal com um estado
instável (em nível alto neste caso), ou seja, o estado
em nível alto durará apenas um certo intervalo de
tempo (). Este circuito pode ser aplicado em situações
onde é necessária a limitação de tempo de
funcionamento de um processo, motor elétrico,
lâmpada (minuteria), forno elétrico etc..

FATEC -S P
 FATEC -S P

- circuito:
V cc

Lim ia r

2.Vcc R Q S aída
3 F.F. (Vou t)
Vcc
S
3
G atilh o
R

C Vc

FATEC -S P
 FATEC -S P
a) Inicialmente, com o capacitor C descarregado, o nível “Limiar”
está abaixo de 2.Vcc/3 , então R =0 e S = 0. Com R = 0 , o
estado Q é mantido (supondo Q  1 ). A saída está em nível
baixo.
Gatilho
V cc

t
Vc
2.V cc
3

t
Vout
Vcc

FATEC -S P t
 FATEC -S P

Com tensão aplicada na base do transistor, este fica em

condução, impedindo a carga do capacitor.
V cc

Lim ia r 0
0
1 0 S aída
2.Vcc R Q
3
F.F. (Vou t)
Vcc
3 S
0
G atilh o
R
Vcc Vcc
1

FATEC -S P
 FATEC -S P
b) Aplicando um pulso negativo na entrada “Gatilho”, temos
S = 1 e Q  0 , cortando o transistor e permitindo que o
capacitor se carregue através do resistor R. A saída está em
nível alto.
Gatilho
Vcc

t
Vc
2.Vcc
3

t
Vout
V cc

FATEC -S P t
 FATEC -S P

V cc

< 2.Vcc
3
Lim ia r 0
0 1 S aída
2.Vcc R Q
3 F.F. (Vou t)
Vcc
3 S
1
G atilh o
R
< Vcc 0
3

FATEC -S P
 Gatilho
Vcc

t
Vc
2.Vcc
3

t
Vout
Vcc

t
 FATEC -S P

Com tensão aplicada na base do transistor, este fica em

condução, descarregando o capacitor.
V cc

2.Vcc
>
3
Lim ia r 1
1 0 S aída
2.Vcc R Q
3 F .F . (Vou t)
V cc
3 S
0
G atilh o
R
Vcc Vcc
1

FATEC -S P
 c) Quando a tensão no capacitor ultrapassa 2.Vcc/3 , temos
R = 1 e Q  1 . O transistor entra em condução e descarrega
o capacitor. Com o capacitor descarregado, temos a situação
inicial (S = 0 , R = 0 e Q  1 ).
Gatilho
Vcc

t
Vc
2.Vcc
3

t
Vout
V cc

FATEC -S P t
 FATEC -S P
Com o capacitor totalmente descarregado, temos R = 0 e S = 0.
O estado Q  1 é mantido até a aplicação de novo pulso de
disparo.
V cc

Lim ia r 0
0
1 0 S aída
2.Vcc R Q
3
F.F. (Vou t)
Vcc
3 S
0
G atilh o
R
Vcc Vcc
1

FATEC -S P
 FATEC -S P
Gatilho
V cc

t
Vc
2.Vcc
3

t
Vout
Vcc

t

FATEC -S P
- largura do pulso:  = 1,1 . R . C
 FATEC -S P

FIM DA APRESENTAÇÃO

FATEC -S P