LABORATÓRIO DE

CIRCUITOS INTEGRADOS 2017-2

GELE7183

Relatório 4
Titulo Experiência: Layout de uma Porta Lógica

Data Realização: 27 / 10 / 17
Data Entrega: 10 / 11 / 17
Entrega será 2 semanas após realização.

Professor: Luciano Mendes Camillo

Turma
Nomes No.
Instruções:

Utilizando o programa Microwind2 implementar a porta lógica descrita na tabela 1,

utilizando as dimensões relacionadas e a foundry CMOS12.RUL.

Tabela 1 – Definições das portas lógicas e dimensões dos transistores.

ALUNO PORTA ENTRADAS DIMENSÕES [m]

nMOS (L;W) pMOS (L;W) a

NAND 3 2,4;9,6 9,6;9,6 12

ARTHUR PEIXOTO RAMOS
NOR 3 2,4;9,6 9,6;9,6 14,4
CAROLINA MILLER DA SILVA
NAND 4 4,8; 4,8 4,8; 9,6 12
ELISA MAGIOLI GOMES
FELIPE AUGUSTO CORREA NOR 4 4,8; 4,8 4,8; 9,6 14,4
PEGADO
GABRIEL FERNANDES NAND 3 4,8; 9,6 4,8; 4,8 12
NUNES
NOR 3 4,8; 9,6 4,8; 4,8 14,4
GABRIEL PINTO FIALHO
GUILHERME FERNANDES NAND 4 9,6;9,6 2,4;9,6 12
PINTO DA ROCHA
HANNAH ALVES FURTADO NOR 4 9,6;9,6 2,4;9,6 14,4
DE MENDONÇA
NAND 4 4,8;9,6 4,8;9,6 12
LÍVIA DE ALENCAR BARBOSA
NAND 3 4,8; 4,8 9,6;9,6 12
PABLO CESAR SOARES
RAYSSA MOREIRA CABRAL NOR 3 4,8; 4,8 9,6;9,6 14,4
BERNARDO DA SILVA
RODRIGO DA SILVA VAZ NAND 4 2,4;9,6 9,6;9,6 12
PEREIRA
NOR 4 2,4;9,6 9,6;9,6 14,4
VANESSA DALFIOR MERÇON
VICTOR FERNANDES NAND 3 9,6;9,6 2,4;9,6 12
CAMPOS

Após a finalização do leiaute, verificar se não existem infrações de regras de projeto,

utilizando o botão DRC da barra de comandos, e anexar uma cópia do mesmo ao relatório.

A partir das expressões teóricas, calcular os parâmetros estáticos e preencher a tabela 2.

Atribuir sinais de relógio a cada uma das entradas do circuito e realizar o teste da função
lógica, através da curva tensão x tempo. Anexar uma cópia da curva resultante ao relatório.

Curto-circuitar todas as entradas da porta lógica e realizar também a simulação das

características elétricas, observando o comportamento estático (sem capacitor) e dinâmico (com
capacitor) do circuito operando como um inversor. Para a realização da curva de transferência
dinâmica ligar uma capacitância de 1 pF ao nó de saída. Configurar o sinal de entrada de modo a
permitir a visualização das características dinâmicas do circuito. Para obter o valor da capacitância
total associada ao nó de saída (CL) deve-se pressionar duas vezes o botão do mouse na linha de
metal do nó de saída. Com o valor de CL, calcular tr, tf e td para este circuito, completando a tabela 2.
 Tabela 2 – Comparação entre os valores teóricos e calculados
Grandeza Valor Teórico Valor Simulado

VINV (V)
MRL (V)
MRH (V)
tr (ns)
tf (ns)
td (ns)

Si-poli

Diff P ou N

a a

Figura 1 - Vista superior do transistor, indicando a variável a

Dados: Equações:

 n  500 cm 2 / V .s N
VDD  VTP  VTN.
 p  156 cm 2 / V .s P
VINV 
xox  25 nm N
 ox  40 x10 14
F/cm 1
P
VDD=5 V
OX W
  . .
VTp=-0,76 V XOX L
VTn=0,70 V
MRH  0,9.VDD  VINV
Utilizar Foundry CMOS12.RUL
MRL  VINV  0,1.VDD
4C L 4C L t  tf
tr  tf  td  r
 P VDD  N VDD 4