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Curso de Lógica Sequencial - Cap. 2: Elementos de Lógica Sequencial - Prof. Marcelo Wendling
Curso de Lógica Sequencial - Cap. 2: Elementos de Lógica Sequencial - Prof. Marcelo Wendling
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CAPTULO 2 ELEMENTOS DE LGICA SEQUENCIAL
Como citado, o campo da eletrnica digital basicamente dividido em duas reas: Lgica
Combinacional e Lgica Sequencial. Nesse captulo vamos estudar os principais elementos de
lgica sequencial, seus funcionamentos e suas principais aplicaes.
Aps esse captulo voc dever ser capaz de:
(1) Entender o funcionamento dos Flip-Flops e suas principais aplicaes;
(2) Distinguir o funcionamento de entradas sncronas e assncronas em dispositivos
sequenciais;
(3) Utilizar o mapa de pulsos como ferramenta na visualizao do funcionamento de
circuitos sequenciais.
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2.1. Introduo
Nos circuitos combinacionais as sadas dependem, nica e exclusivamente, das variveis de
entrada.
J em circuitos sequenciais, as sadas dependem das variveis de entrada e do valor presente
na sada anteriormente. Em outras palavras, so sistemas realimentados, onde as sadas do sistema
so novamente inseridas como entradas e fazem parte do processamento das informaes.
Esses sistemas so geralmente sincronizados com uma entrada chamada clock, ou seja, so
sistemas pulsados. A figura 2.1 apresenta um diagrama geral de um sistema sequencial, onde existe
a realimentao da sada como entrada.
Como exemplo, mostramos na figura 2.2 um circuito de memria, onde a sada depende da
entrada e do estado anterior da sada.
Figura 2.2 Circuito bsico de memria onde a sada depende tambm da sada do sistema.
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2.2. Flip-Flops
De forma geral, representamos o flip-flop como um bloco onde temos 2 sadas
complementares Q e Q, entradas para as variveis e uma entrada de controle (clock). A sada Q
ser a principal do bloco. A figura 2.3 ilustra um FF genrico:
Este dispositivo possui basicamente 2 estados de sada, por isso chamado biestvel. Para o
FF assumir um destes estados necessrio que haja uma combinao das variveis e do pulso de
controle (clock). Aps esse pulso, o FF permanecer neste estado at a chegada de um novo pulso
de clock e, ento, de acordo com as variveis de entrada, mudar ou no de estado.
Os dois estados possveis:
1) Q = 0; Q = 1
2) Q = 1; Q = 0
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Notamos que os elos de realimentao fazem com que as sadas sejam injetadas juntamente
com as variveis de entrada, ficando claro, ento, que os estados que as sadas iro assumir
dependero de ambas.
Para analisarmos o comportamento do circuito, vamos construir a tabela verdade, levando
em considerao a 2 variveis de entrada (S e R) e a sada Q anterior (Qa) aplicao das entradas
resultando na sada futura (Qf):
S
0
0
0
0
1
1
1
1
R
0
0
1
1
0
0
1
1
Qa
0
1
0
1
0
1
0
1
Qf
S
0
0
1
1
R
0
1
0
1
Qf
A entrada S denominada Set, pois quando acionada (com nvel 1), estabelece nvel na
sada, e a entrada R denominada Reset, pois quando acionada (tambm com nvel 1), estabelece
nvel 0 na sada.
Este circuito ir mudar de estado apenas no instante em que mudam as variveis de entrada.
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2.1.2. Flip-Flop RS com Clock
Para que o FF RS Bsico seja controlado por uma sequncia de pulsos de clock, basta
trocarmos os 2 inversores por portas NAND, e s outras entradas destas portas, injetarmos o clock,
mostrado na figura 2.5.
Neste circuito, quando CLK = 0, o FF permanecer no seu estado, mesmo que variem as
entradas S e R.
Quando CLK = 1, o circuito ir se comportar como um FF RS Bsico, portanto:
CLK
0
1
Qf
Qa
RS Bsico
De maneira geral, podemos concluir que o circuito funcionar quando CLK = 1 e ficar
travado quando CLK = 0. O FF RS com clock pode ser representado pelo bloco descrito na figura
2.6.
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2.1.3. Flip-Flop JK
J
0
0
0
0
1
1
1
1
K
0
0
1
1
0
0
1
1
Q a Q a
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
S
0
0
0
0
1
0
1
0
R
0
0
0
1
0
0
0
1
Qf
Qa
Qa
Qa (Qa = 0)
0
1
Qa (Qa = 1)
Qa (Qa = 0)
Qa (Qa = 1)
A tabela simplificada :
J
0
0
1
1
K
0
1
0
1
Qf
Qa
0
1
Qa
21
A figura 2.8 demonstra o circuito do FF JK completo.
PR
0
1
0
1
Q
NO PERMITIDO
0
1
FUNCIONAMENTO NORMAL
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Os crculos na simbologia do bloco, indicam que as entradas Preset e Clear so ativadas por
nvel 0, ou seja, funcionam com nvel 0 aplicado. Para utilizar essas entradas com nvel 1, basta
colocar inversores no circuito e, na simbologia, excluir os crculos empregados.
O flip-flop apresenta uma caracterstica indesejvel. Quando a entrada clock for igual a 1,
teremos o circuito funcionando como sendo um circuito combinacional. Nessa situao, se houver
mudana nas entradas J e K, o circuito apresentar uma nova sada, podendo alterar seu estado
tantas vezes quantas alterarem os estados das entradas J e K.
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Para corrigir esse problema, utilizamos circuitos auxiliares, baseados nos atrasos de
propagao das portas lgicas, que sensibilizam o circuito apenas quando ocorre a transio
positiva (de o para 1) ou negativa (de 1 para 0) do clock, ou seja, o circuito muda de estado apenas
uma vez, de acordo com os valores presentes nas entradas J e K.
Esses circuitos auxiliares so chamados de Circuitos de Disparos, onde enviaro nveis de
sinal apenas na transio do sinal de clock.
Sua tabela de funcionamento pode ser vista abaixo, lembrando que essa tabela exibe os
atrasos de propagao nas portas lgicas para determinao do estado da sada.
CLK
CLK'
CLKB
2.1.6.2. Disparo por Borda de Descida ou Negativa
O circuito de disparo por borda positiva mostrado na figura 2.12.
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Sua tabela de funcionamento pode ser vista abaixo:
CLK
CLK'
CLKB
2.1.6.3. FF JK com Circuito de Disparo
A figura 2.14 mostra a simbologia para identificar o circuito sensvel descida e subida do
clock com as entradas assncronas preset e clear:
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2.1.7. Flip-Flop tipo T
A figura 2.15 representa um FF tipo T, que nada mais do que um flip-flop JK com as
entradas J e K em curto, eliminando assim parte da tabela verdade onde as entradas J e K so
diferentes:
J
0
0
1
1
K
0
1
0
1
Q
Qa
0
1
Qa
T
0
1
Q
Qa
Qa
Dizemos que quando T = 1, o flip-flop est em Toggle Mode (Modo de Comutao) onde a
cada descida do clock, a sada apresenta um estado complementar ao anterior. Isso ser muito
utilizado no estudo de contadores assncronos que sero estudados posteriormente.
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2.1.8. Flip-Flop tipo D
A figura 2.16 representa um FF tipo D, que nada mais do que um FF JK com as entradas J
e K complementares, eliminando assim parte da tabela verdade onde as entradas J e K so iguais:
J
0
0
1
1
K
0
1
0
1
Q
Qa
0
1
Qa
D
0
1
Q
0
1
Figura 2.17 Circuito RC para garantir que a sada Q seja 0 quando o circuito energizado.
Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial
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2.2. Circuitos Geradores de Clock
2.2.1. Oscilador Schmitt-Trigger
CI
7414
74LS14
74HC14
FREQUNCIA
CONDIO
0,8
RC
0,8
f
RC
1,2
f
RC
R 500
R 2 k
R 10 M
T
5V
0V
t1
t1 = 0,693.RB .C
RA 1k
t 2 = 0,693.( R A + RB ).C
RA + RB 6,6M
T = t1 + t 2
C 600 pF
f =
t2
1
T
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2.3. Aplicaes de Flip-Flops
2.3.1. Circuito Anti-Trepidao
Quando utilizamos chaves mecnicas, aos acionarmos seus contatos, so geradas trepidaes
aleatrias, como mostrado na figura 2.18:
Para eliminar a trepidao dos contatos mecnicos, utilizamos o circuito mostrado na figura
2.19:
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2.3.2. Detector de Sequncia de Entrega
O circuito da figura 2.20 indica qual entre dois sinais distintos chegou primeiro no flip-flop:
Q
Q=1
Q=0
A vai a 1
B vai a 1
antes que B.
antes que A.
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CLR
CLK
QA
f/2
QB
f/4
QC
f/8
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2.4. Exerccios de Fixao
1) Levante a tabela verdade do Flip-Flop da figura abaixo e identifique as entradas S e R.
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3) Qual o estado de repouso das entradas PR e CLR? Qual o estado ativo de cada entrada?
9) Que condio de entrada para J e K sempre faz a sada Q = 1 no instante em que ocorre a
transio ativa de CLK?
10) Qual a diferena entra a operao de uma entrada sncrona e a de uma entrada assncrona?
12) Relacione as condies necessrias para que um FF JK disparado por borda positiva e com
entradas assncronas ativas em nvel baixo comute para o estado oposto. Represente esse FF
com a simbologia padro.
i)
ii)
A entrada CLK afeta a sada do FF apenas quando ocorre uma transio ativa na
entrada de controle.
iii)
iv)
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14) Construa as tabelas verdade dos FF tipo RS, JK, T e D. Todos devem conter as entradas
assncronas PR e CLR, alm de serem ativados por borda de subida. Desenhe cada um de
seus smbolos padro.
19) Para cada um dos mapas de pulso abaixo, analise o que ocorre e esboce a sada Q,
considerando FF ideais e ativados por borda de descida:
CLR'
CLK
J
K
Q
PR'
CLK
J
K
Q
Curso de Lgica Sequencial Cap. 2: Elementos de Lgica Sequencial
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PR'
CLR'
CLK
D
Q
PR'
CLR'
CLK
T
Q
20) A partir do circuito abaixo, complete o mapa de pulsos (Q e Q), sabendo que a constante de
tempo RC do circuito atua instantes antes do mapa de pulsos comear a ser escrito.
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pre'
clr'
clk
J
K
Q
Q'
21)
Completar o mapa de pulsos referente ao circuito abaixo, sabendo que a constante de tempo
RC do circuito atua instantes antes do mapa de pulsos comear a ser escrito.
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x
ckA
ckB
clk
pre'
clr'
j
k
q1
q1'
q2