DEPARTAMENTO DE ENGENHARIA ELECTROTÉCNICA

EXAME DE ÉPOCA DE RECURSO DE ELECTRÓNICA III

14 DE FEVEREIRO DE 2006: 13H00-15H30 – SALA 3.2-VIII

EXAME SEM CONSULTA

DURAÇÃO : 2 HORAS
TOLERÂNCIA: 30 MIN

Problema 1 - Fundamentos sobre Interfaces A/D – D/A; Conversores de Sinal de Nyquist

1.1 - Considere que se caracterizou experimentalmente um ADC com N=10 bits de resolução e em que
se mediu THD*=60dB (“distorção harmónica total” medida). Indique qual deverá ser o valor máximo
da SNR* (ruído de quantificação mais ruído térmico do circuito medido) de modo que o ENOB deste
conversor seja igual a 9.2 bits.

1.2. - Compare justificando as arquitecturas de conversão A/D de Dupla-Rampa e a de Aproximações-

Sucessivas (SAR-ADC), para um caso particular de N=12 bits, em termos de:
i) ritmo de conversão (indicando o número de ciclos de relógio necessários para cada conversão);
ii) precisão requerida ao comparador utilizado sabendo que vi(max.) =VREF(max.)=1.0 V;
iii) precisão, em número de bits, requerida ao integrador (no caso do Dupla-Rampa) e na linearidade
do DAC (no caso do SAR-ADC).

1.3. - Considere um conversor D/A com N=6 bits de resolução genericamente representado na Figura
1 e que emprega uma arquitectura por comutação de correntes “current-steering”. Assuma que irá
utilizar uma arquitectura de fontes de corrente unitárias, segmentada do tipo 3+3, constituídas por
transistores PMOS (Q3, Q4, ...) com W=20um e L=5um de uma tecnologia em que se tem:

Figura 1

Assuma ainda que a carga na saída do DAC é composta por uma resistência Ro = 50 Ohms em
paralelo com uma capacidade Co = 10 pF.

1.3.1. - Determine qual a tensão de polarização em módulo das fontes de corrente PMOS, |VGS| (>|
VTp|) que se deverá utilizar, de modo que a precisão no emparelhamento, M, destas fontes seja M=7
bits e garantindo simultaneamente uma taxa de sucesso do projecto (“yield”) de 99.97% (3)

1.3.2. – Justifique por palavras suas e através de cálculos a vantagem de segmentar o DAC na
estrutura 3+3 em relação a não utilizar segmentação. (Indique o número total de transístores utilizado
em ambos os casos.)

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Problema 2 - Malha de captura de fase (PLL)

3.1 – Represente o diagrama de blocos de um PLL com filtro de malha activo e obtenha a função de
transferência, H(s)=θo(s)/θi(s).

3.2 – Considere que pretende utilizar um PLL para desmodular um

R1
sinal FM composto por portadora de 2MHz e sinal modulante
R2 com largura de banda Bm= 5kHz. Este sinal modulante é
responsável por uma variação efectiva na frequência da
vi(t) vo(t) portadora de Δωi,rms = 75krad/s. Nestas condições e para
manter o sincronismo, a largura de banda dinâmica do PLL
C2

deverá ser:
gnd

Figura 2 – filtro passivo (para

a alinha 3.2). ω2 zero do filtro de malha (em rad/s)
θe,max  erro estático máximo detectável pelo comparador de fase
Bm em hertz
O filtro de malha (fig. 2) utilizado é do tipo passivo e o detector de fase XOR é alimentado entre ± Vcc.
Considere ainda que o VCO é linear para tensões à sua entrada entre -3V e +6V, às quais
correspondem, respectivamente, as frequências de 0 Mrad/s e 90 Mrad/s.

a) Determine a característica do detector de fase que lhe permita obter um erro estático de fase,
θe0, de -0.548 rad . Justifique, recorrendo à representação do modelo linear do PLL.
b) Calcule a largura de banda do PLL sabendo que o filtro passivo tem um pólo localizado numa
frequência que é 60 vezes inferior da do zero.
c) Dimensione o filtro passivo (considere que dispõe de condensadores de 1nF).
d) Calcule a banda de manutenção de seguimento em regime quase-estacionário e em regime
dinâmico. Justifique. De que modo esta é alterada, se substituir o filtro de malha por um filtro
activo?
e) Suponha que pretende alterar a frequência da portadora do sinal de entrada para 4MHz.
Indique se necessita de alterar o dimensionamento do PLL efectuado anteriormente.
Justifique.

Problema 3 - Modulador Sigma-Delta

a) Desenhe o diagrama de blocos completo de um modulador sigma-delta de segunda ordem, que

possa ser utilizado num canal de aquisição A/D. Indique a função de cada bloco.
b) Considerando que o erro de quantificação no modulador da alínea anterior pode ser considerado
independente do sinal de entrada, ou seja pode ser considerado como ruído branco, calcule as
funções de transferencia do modulador para o ruído e para o sinal, STF e NTF respectivamente.
(considere que o modulador tem n bits na saída)
c) Prove que se o modulador for seguido de um filtro passo baixo ideal com uma largura de banda
F
igual a fp  , s a potência do ruído de quantificação na saída do filtro é igual a:
2.OSR
5
2 Vlsb2  4  1 
VNQ   
12 5  osr 

d) Calcule o valor de osr necessário para obter nível de ruído na saída do filtro menor que –120 dBV.
e) Calcule a sequência de sinais de saída do um modulador sigma-delta de 2ª ordem para uma
entrada DC igual Vref/8. O quantizador é de 1 bit com nível de decisão de 0 volt. Considere o
valor inicial dos integradores igual a -0.1 volt.

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