FACULDADE DE ENG.

ELÉTRICA E DE COMPUTAÇÃO - UNICAMP

EE-617 - LABORATÓRIO DE DISPOSITIVOS ELETRÔNICOS
( Lab. de Eletrônica Básica I )
2º SEM/2003 - Profs. Doi

EXP.5 - TRANSISTOR DE EFEITO DE CAMPO DE JUNÇÃO

A) PARTE TEÓRICA

1 - Objetivo: Levantamento de parâmetros do transistor de efeito de campo de junção

(JFET - Junction Field - Effect Transistor). Modelo incremental. Alguns parâmetros
SPICE.
2 - Introdução: A estrutura do transistor JFET de canal N pode ser visualizada
simplificadamente na Fig.1.

Fig.1 - JFET de canal N

O elemento contém um canal de material dopado tipo n. A extremidade superior

da figura representa o terminal dreno - D; o inferior, denotado por S é chamado de fonte. O
terminal principal de controle é a porta, denotada por G. A Fig.2 mostra o diagrama
simbólico deste transistor.

5-1
 ID
D

G +
VDS
- IS -
VGS
+
S

Fig.2 - Diagrama esquemático do JFET - canal N

A polarização (CC) das fontes de tensão VDS e VGS é aquela normalmente utilizada
numa situação onde se busca a amplificação do sinal de tensão (CA) aplicado ao "gate" e
extraído no dreno.
É importante citar que, numa aplicação onde se deseja a amplificação, alguns
resistores são empregados no circuito da Fig.2, para que se tenha uma polarização
adequada.
A seta da porta G no diagrama da Fig.2 simboliza o fato de termos um efeito de
diodo (porta p+ e canal n).
Num JFET de canal P, deve-se inverter o sentido desta seta, bem como das
tensões e correntes vistas na Fig.2.
Observando a estrutura do JFET da Fig.1 nota-se que temos um dispositivo
unipolar, ao contrário do transistor bipolar de junção visto na experiência anterior. As
correntes no JFET são realizadas basicamente apenas pelos portadores majoritários;
elétrons no dispositivo de canal N e lacunas no de canal P.
Os transistores JFET mais comuns atualmente são de silício. Entretanto, deve-se
observar que elementos mais rápidos tem sido recentemente fabricados usando arseneto
de gálio. Estes últimos estão sendo largamente utilizados em receptores LNA ("low-noise
amplifier") de TV-satélite (também devido ao seu baixo ruído), na faixa de 3,7 a 4,2 Ghz.
A característica de saída ID x VDS de um JFET - canal N típico pode ser vista na
Fig.3.

5-2
 Fig.3 - Característica de saída ID x VDS típica de um JFET - canal N.

O valor máximo de ID,SAT é designado IDSS , e ocorre para VGS = 0.

Para valores baixos de VDS há uma região ôhmica linear, onde a resistência é
função do valor de VGS . A tensão VD,SAT (bem como a corrente de saturação) depende da
tensão negativa VGS aplicada à porta. Para cada VGS , a corrente de dreno satura, a partir
de um certo valor VDS > VD,SAT.
A região de saturação é aquela normalmente empregada na amplificação. A
terceira região é a conhecida região de ruptura, onde a corrente de dreno pode crescer
perigosamente.
O comportamento visualizado na Fig.3 pode ser entendido, observando
novamente a Fig.1. A aplicação de VGS negativa realiza uma constrição ou fechamento do
canal de condução existente entre o dreno e a fonte. Este fechamento modula a
resistência do canal. A região de depleção (tracejada na Fig.1) avança para dentro do
canal e pode até fechá-lo completamente, quando a tensão negativa VGS atingir um valor
de "pinch-off" designado por Vp . Após este ponto, a corrente de dreno ID não aumenta
mais fortemente com um aumento de VDS.

3 - Modelo Incremental - Relações Principais

O modelo incremental do JFET pode ser visto na Fig.4, na montagem típica de
fonte-comum.

5-3
 G Cgd D

+
+

Cgs Cds rd vds

vgs gmvgs

Fig.4 - Modelo incremental aproximado do JFET para pequenos sinais

As três capacitâncias existentes no modelo em questão são responsáveis pela
perda de resposta (de ganho) nas altas freqüências.
O parâmetro gm é conhecido como a transcondutância do dispositivo.
Uma relação muito utilizada na polarização do JFET é dada por:

2
 V 
I DS = I DSS  1 - GS  (1)
 VP 

Esta relação é válida na região de saturação (de amplificação); ela fornece a

corrente IDS de polarização em função de IDSS (corrente de saturação para VGS = 0) e da
tensão de estrangulamento ("pinch-off") Vp.
O aluno deve ter em mente que num JFET de canal N, as tensões VGS e Vp são
ambas negativas, enquanto IDS e IDSS são positivas.
Uma polarização bastante comum consiste em fazer IDS ≈ IDSS /2, sempre que
possível.
O fator de amplificação do JFET é dado por:
∆ 
µ = g m r d = − v ds (2)
∆v gsI D

A transcondutância segue a relação:

∆ id  V  2
gm = = g m0  1- GS  = - ( I DSS I DS )1/ 2
∆ v gs  Vp Vp (3)
onde gm0 é o valor de gm para VGS = 0, e vale:

5-4
 2 I DSS
g m0 = -
Vp (4)

4 - Modelamento SPICE
Alguns parâmetros são introduzidos no SPICE ("Simulation Program with
Integrated Circuit Emphasis") no sentido de provocar um melhor casamento dos resultados
práticos com aqueles obtidos na teoria clássica.

4.a - Controle da Largura da Camada de Depleção

Devido ao fato de que há uma variação de potencial na junção canal-substrato,
simultaneamente à variação da junção principal porta-canal, ocorre o seguinte efeito: o
canal sofre uma depleção completa para valores menores da tensão de dreno.

4.b - Modulação do comprimento do canal - Parâmetro λ.

O que se observa num JFET é que há um pequeno aumento da corrente ID de
saturação, para um certo valor VGS, à medida que VDS aumenta.
Para um valor típico de VDS é sabido que existe um certo valor negativo de VDS
que estrangula o canal devido ao aumento da região de depleção (ver Fig.5.a).

S
x=L D

0 x G

Fig.5a - As camadas se tocam no ponto x = L.

Se VGS é mantido constante e procedemos a um aumento da tensão VDS , a

invasão aumenta, e tem-se a situação vista na Fig.5.b.

5-5
 S x = L′ D

G
0 x

Fig.5.b - O ponto de toque se dá em x = L′ < L.

Neste segundo caso, a distância da fonte ao ponto x = L′ diminui com o aumento
de VDS. A tensão no ponto L′ permanece igual. Entretanto, devido à diminuição do
comprimento do canal a corrente aumenta ao invés de saturar com valor constante.
O resultado líquido desta discussão é que a expressão de ID,SAT deve ser
multiplicada por um fator L′/L menor do que 1. Este fenômeno é particularmente importante
em dispositivos de canal curto.
Este fenômeno é semelhante ao efeito Early dos transistores bipolares de junção.
Nos dois casos, há um aumento da corrente devido ao encurtamento do caminho da
corrente, pelo alargamento da região de depleção polarizada reversamente.
O parâmetro designado por λ (no SPICE) é definido como parâmetro de
modulação de comprimento de canal, e é dado pela relação

L′
λ =
L V DS
[V ]
-1

(5)

Finalmente, deve-se frisar que este parâmetro estabelece uma condutância finita e
constante no circuito de dreno do JFET, na região de saturação.

4.c - Resistência Série

O modelamento SPICE introduz as resistências série rS e rD , de fonte e de dreno,
uma vez que elas se localizam nas vizinhanças destes dois terminais. São resistências de
corpo no canal, que realizam uma queda de tensão ID (rS + rD).

5-6
 O efeito resultante é a diminuição da condutância real g do canal. Deste modo, a
condutância efetiva gef é tal que tem-se a relação

1 1
= + rS + rD
g ef g
(6)

g
g ef =
1+ (r S + r D) g
(7)

Devido à presença de rS o potencial no início do canal não é zero; ele possui um

valor finito VS.

Deste modo, a voltagem efetiva de porta é

V GS = V GS apl. - Vs (8)

Como conseqüência, a transcondutância efetiva é dada por

dI D
g m ( ef ) =
dV GS apl A

Utilizando (8) tem-se:

dI D
g m (ef) = (9)
d(V GS + V S )

ou seja

1
g m (ef) = (10)
dV GS / dI D + dV S / dI D

5-7
 gm
g m (ef) =
1+ r S g m (11)

Assim sendo, a transcondutância efetiva (observada) é menor do que a interna gm,

devido à presença de rs.
Por outro lado, a presença de rD no modelo tem o efeito apenas de fazer com que
a tensão de dreno VD,SAT, que produz a saturação da corrente, ocorra para um valor mais
alto.

4.d - Modelamento SPICE do JFET

O modelamento SPICE para o JFET-canal N pode ser visto na Fig.6.

rD

IGD

+ -
VGD +

G ID VDS

VGS -
IGS
+ -

rS

Fig.6 - Modelo estático do JFET - canal N

As características CC do JFET são representadas pela natureza não linear da

fonte de corrente. As relações são:

0 para V GS - V T0 ≤ 0



ID = β (V GS - V T0 )2 (1 + λ V DS ) para 0 < V GS - V T0 ≤ V DS (12)


β V DS [2(V GS - V T0 ) - V DS ] (1 + λ V DS ) para 0 < V DS < V GS - V T0

5-8
 Algumas observações importantes sobre as relações (12):

a) São válidas para tensão direta VDS ≥ 0.

b) Há um parâmetro β também no JFET (será discutido em breve)
c) O parâmetro VT0 é a tensão VGS que corta (ID = 0) o JFET.

A Fig.7 mostra como determinar estes parâmetros SPICE.

Fig.7 - Determinação de VT0 e β

O gráfico I D × V GS permite determinar a tensão de corte VT0 (intersecção com

eixo-x), bem como o parâmetro β, uma vez que β Bé a derivada da curva neste gráfico.
Por outro lado, o parâmetro λ já discutido na secção 4.b (ver Eq.5) tem valores
típicos variando entre 0,1 e 0,01 [V-1]. Pode-se mostrar que a condutância (de saída) do
canal gD,SAT é dada por

dI D
= βλ (V GS - V T0 ) ≈ λ I D
2
g D,SAT ≡
dV DS (13)

A relação (13) mostra que a condutância de saída do JFET é dada

aproximadamente pelo produto do parâmetro λ e da corrente de dreno.
O parâmetro VT0 se relaciona ao Vp (pinch-off) por meio da relação

5-9
 V T0 = V P - φ 0 (14)

onde o potencial de construção (de barreira) φ0 (ou PB) tem valor "default" de 0,75 [V] no
SPICE. Se o valor de Vp de um JFET é bem maior do que φ0 pode-se muitas vezes
aproximar VT0 ≅ Vp.
Pode-se mostrar ainda que vale a relação

β = I DSS
2
VP (15)

Uma outra relação aproximada no SPICE é dada por

I D,SAT = β (V GS - V P )
2
(16)

e dá a dependência da corrente de dreno na região de saturação, em função do parâmetro

β. Usando-a, pode-se definir também a transcondutância do dispositivo como sendo dada
por

d I D,SAT
gm = = 2 β (V GS - V P ) (17)
dV GS

Observando esta relação (17), bem com como as relações (3) e (4), nota-se que
gm está relacionada diretamente com VGS. Entretanto, depende da raiz quadrada da
corrente principal IDS de polarização. Tal fato é muito importante em circuitos de AGC
(automatic gain control) nos amplificadores com JFET.
Para completar esta secção devemos observar os diodos no modelo da Fig.6. É
interessante notar que o SPICE coloca dois diodos no modelo do JFET; também não
coloca uma resistência de porta neste modelo. Sabe-se que, em operação normal de
amplificador, o JFET constuma ser polarizado perto de VGS = 0, mas ligeiramente negativo.
As junções destes dois diodos estão reversas, e o JFET possui então uma alta resistência
de entrada, o que o torna atrativo para muitas aplicações que requerem uma alta
impedância de entrada. Pode-se mesmo dizer que ele não necessita de correntes na
entrada, diferentemente do transistor bipolar. Tais correntes no JFET são dadas por:

5-10
  KT
- I S + V GD GMIN para V GD ≤ - 5
q

I GD = (18)
 KT
 I S ( eqV GD / KT - 1) + V GD GMIN para V GD > - 5
 q

 qV GS / KT KT
I S ( e - 1) + V GS GMIN para V GS > - 5
q

I GS = (19)
 KT
- I S + V GS GMIN para V GS ≤ - 5
 q

Nas relações 18 e 19 cabem alguns comentários:

a) Estas expressões são as usuais do SPICE para junções PN.

b) GMIN é um parâmetro de condutância (default = 10-12 mho) que coloca uma

condutância paralela com a junção para facilitar a convergência. Esta pequena
condutância não pode ser colocada como zero pelo usuário.

c) A corrente de saturação IS é um parâmetro SPICE.

d) -5KT/q ≈ -130 [mV], à temperatura de 27 [Celsius]. Isto significa que os termos

exponenciais de 18 e 19 só devem ser usados se as tensões (VGD ou VGS) forem
positivas (VG >VD ou VG >VS), ou então negativas com módulo < 130 [mV]. Se, por outro
lado, as tensões citadas são bem negativas (módulo > 130 mV) basta usar os termos -IS
+ VGX GMIN das relações 18 e 19.

4.e - Capacitâncias no JFET

O modelo do JFET da Fig.6 deve incluir também as capacitâncias das junções, em
paralelo com os diodos da Fig.6. Desta forma, o modelamento passa a ficar completo para
excursões de grandes e pequenos sinais.
O aluno deve incluir então as capacitâncias CGD e CGS , em paralelo com os
respectivos diodos da Fig.6.

5-11
a) Capacitância de depleção.
A relação válida é

C GX (0)
C GX = para V GX < FCx φ 0 (20)
V GX
1 -
φ0

onde X deve ser substituído por S ou D, conforme o caso desejado.

As capacitâncias CGS(0) ou CGD(0) são as da polarização nula; φ0 é o potencial de
barreira (≈0,75 v).
O parâmetro FC (default de 0,5) é conhecido como coeficiente de capacitância de
depleção para polarização direta.
O aluno deve ter em mente que numa polarização normal de amplificação tem-se
VGS e VGD negativas. Assim, a relação dada em 20 deve ser aplicada.

b) Capacitância de Armazenamento
Para tensão VGS (ou VGD) maior do que o limiar FC x φ0 , os diodos (ver Fig.6)
podem conduzir apreciavelmente e deve-se utilizar a relação

C GX (0)  V 
C GX =  F 3 + GX  para V GX > FCx φ 0 (21)
F2  2 φ0 

onde x deve ser substituído por S ou D, como desejado.

Os parâmetros F2 e F3 são dados por

1+m
F 2 = (1 - FC ) (22)

F 3 = 1 - FC(1 + m) (23)

No SPICE, o parâmetro m que mede a gradação da junção é colocado com valor

0,5, e não pode ser variado.

5-12
4.f - Modelo Incremental SPICE de Pequenos Sinais
Para finalizar esta secção, a Fig.8 ilustra o modelo incremental empregado no
SPICE.

CGD

gGD rD
G D

gGS
CGS gm × VGS gDS

rS

Fig.8 - Modelo incremental SPICE do JFET

Para gDS na região de saturação a relação 13 pode ser usada.

Para gm , as relações 11 e 17 podem ser empregadas, com muito boa
aproximação, na região de saturação (ou de amplificação) normal.
Por outro lado, condutâncias gGS e gGD devidas aos dois diodos do modelo SPICE
devem ser obtidas pelas relações

 q qV GX / KT 5KT
 KT I S e + GMIN para V GX > -
q

g GX = (24)
 I 5KT
- S + GMIN para V GX ≤ -
 V GX q

onde x é S ou D.

5-13
B) PARTE EXPERIMENTAL

B.1 - Utilizando o JFET de canal N fornecido obtenha a Tabela 1, empregando a

montagem da Fig.B.1, para VDS = 6 [V ].

TABELA 1

VGS [V ] ID [mA ] 1/2

I D [mA ]

D ID

G +
VDS VDD
-
-
VGG VGS S
+

Fig.B.1 - Transferência ID x VGS

Meça ainda IDSS fazendo VGS = 0.

5-14
 Obtenha a relação I D x V GS , como na Fig.7, em forma gráfica. Determine os
parâmetros SPICE: IDSS , β e VT0 e comente.

B.2 - Empregando a mesma montagem da Fig.B.1, obtenha as características ID x VDS ,

para três valores de VGS (zero, e dois negativos).
Construa as três tabelas para 0 ≤ VDS ≤ 15 [V] , e coloque as três curvas obtidas
num gráfico (semelhante à Fig.3).
Verifique a possibilidade de estimar o parâmetro λ do SPICE (semelhante ao
Efeito Early dos transistores bipolares). Comente.
Estime gm e gDS na região de saturação, para os três casos. Comente.

B.3 - Meça as capacitâncias CGS e CGD para tensões reversas variando de 0 até -5 [V ].
Coloque na Tabela 2.

TABELA 2 - Capacitâncias da junção

CGS [pF] CGD [pF] VR [V]

0
-1
-2
-3
-4
-5

B.4 - Polarize adequadamente o JFET utilizado nos ensaios, e avalie o circuito da Fig.B.2
quanto à polarização projetada. Verifique o ganho de tensão GV = vs / ve para f =1
[kHz], senoidal. Escolha um valor do capacitor eletrolítico CS adequado. Por quê?
Há ganho de tensão? E de corrente? E de potência? Comente sobre as conclusões.

5-15
 VDD = 12 [V]

RD

+
D
50 [Ω] vs
G

+
RS
Gerador CS
de 50 [Ω]

Fig.B.2 - Avaliação do amplificador com JFET em montagem fonte comum.

Obtenha ainda a resposta (-3 db) do ganho versus frequência no circuito

projetado.

B.5 - Altere agora o circuito da fig.B.2 e monte o amplificador sintonizado. Para isto,
substitua o resistor RD por uma combinação LC paralela (L = 180 µH e C = 330 pF).
Verifique o comportamento de Gv(f) em função da frequência, em torno da
frequência central fc. Compare o ganho de tensão Gv na sintonia, com aquele obtido
no circuito anterior. Comente e explique.

B.6 - Simule no SPICE a obtenção da curva do item B.1. Ajuste os parâmetros do JFET
para uma situação real, de acordo com os valores que você levantou no lab. (IDSS, β,
VT0, etc).

B.7 - Faça a simulação no SPICE das curvas Id × Vds , para Vgs = cte. Para isso, use o
arquivo CURVFETN.CIR semelhante ao dado abaixo: coloque os parâmetros
medidos no Lab. Após rodar, peça no Probe ID(J1).

Obs: Para uma melhor visão perto da origem, faça um DC SWEEP mais fino (0 a 1 V),
com incrementos também mais finos (.01 V, por ex.).

* * * CURVFETN.CIR * * *
5-16
* * * CURVAS Id × Vds em função de Vgs para JFET Canal N * * *
* * * EXP. 5 de EE-617 * * *
Vdd 2 0 DC 6 V
Vgg 1 0 DC 0V
J1 2 1 0 BF245A
.DC Vdd 0 12 .1 Vgg 0 -.8 -.2
.TEMP 27
.MODEL BF245A NJF (VTO = -1.8 LAMBDA=.01 BETA=1E-4 PB=.7 RS=30
CGD=4.3pF CGS=3.2pF)
.OP
.PROBE
.END.
Faça os comentários sobre as curvas obtidas. Compare e comente.

B.8 - Simule no SPICE o circuito da Fig.B.2 usado em nossa Experiência. Crie um arquivo
adequado para análise da resposta AC (Magnitude e Fase) semelhante ao realizado
no experimento anterior para transistores bipolares. Varie a frequência, de tal modo
que se possa ver eventuais cortes nas baixas e nas altas. Comente. Compare os
resultados da simulação com aqueles obtidos no laboratório.

B.9 - Idem, no SPICE , para a montagem do amplificador LC sintonizado, realizada no item

B.5. Comente e compare com a situação anterior.

Obs1: Para melhor visualização da curva de ganho de tensão no Probe do SPICE, peça
um comando com “mais” do que 10 pontos por década, ou seja:
•AC DEC 10 Fi Khz Fs KHz

aumentar

Obs2: Ajuste as frequências inferior (Fi) e superior (Fs) da varredura como julgar melhor.

REFERÊNCIAS:
"Semicondutor Device Modeling with SPICE", Paolo Antognetti e Giuseppe Massobrio,
1988, McGraw-Hill Book Company.
"Eletrônica Aplicada" , Darcy Domingues Novo, Vol.1 e 2, 1973, Livros Técnicos e
Científicos Editora S.A.

5-17