SEL0617

Fundamentos de Microeletrônica
Horário
- Ter.: 16:20 as 18:0
- Quar.: 16:20 as 18:00
- Meio semestre com 16 aulas
- Conteúdo: mostrar o funcionamento de transistores MOS
(recordação rápida), alguns problemas e como são
construídos

1
 Twin well

2.5V
Inversor CMOS
Id = μnCOX(W/L)(VGS – VTN – VDS/2 ) Vtp = -0.6V
·VDS
Id = μnCOX(W/2L)(VGS – VTN)2.(1 + λ)·VDS M1 pMOS

entrada saída

Id = μnCOX(W/2L)(VGS – VTN)2

M2 nMOS

Bipolar: Ic = Is. Exp(Vbe/UT) Vtn = 0.6V 0V

Inversor TTL (Transistor Transistor Logic)

• Consome potencia mesmo sem

alteração de estado
• Funcionamento depende de
correto dimensionamento
• Necessita de resistores na
implementação

3
 M6

entrada saída
Conexões
entre portas
M5

M1 M4

entrada saída entrada saída

M2 M3

4
NAND Estático CMOS
A
MP2 MP1
saída = A.B

saída
A B saída Mn2
0 0 1
0 1 1 B
Mn1
1 0 1
1 1 0

5
6
7
 implementação

layout

Esquemático
mar./2008
(inversor) 8
8
• Como é construído?
Seguiremos uma apostila
1. introdução, história e perspectivas,
2. como é obtida a lamina de silício (sem defeitos e com
dopagem certa)
- cristal de silício: 5.1022 atm./cm3
- impurezas não desejadas < 1011 imp./cm3
- a cada 1011 atm de Si uma impureza
(a cada 100 bilhões)

9
Lamina sem
defeitos

10
3. Litografia: Como “marcar” numa lamina padrões desejados

Litografia: marca um padrão na lamina

No padrão se coloca ou se retira um

material

11
4. Técnicas de corrosão (etching)
Como se retira um material da lamina (óxido, polisilicio, Si,
metal (Al, W), etc.)

5. Oxidação (crescer ou depositar óxido de silício (SiO2))

O silício puro em contato com o ar oxida formando o SiO 2. Em
temperatura normal o SiO2 protege a própria lamina

12
 cristal
Óxido de Si
SiO2

amorfo
13
6. Deposição por Vapor (CVD – Chemical Vapour
Deposition)
Técnica usada para depositar óxido, polisilício, Si,
Nitreto, etc.

Máquina de
deposição de SiO2
pela reação TEOS

14
7. Difusão e
Implantação Iônica

Duas técnicas para

colocar dopantes no
silício e dopá-los

15
8. Sputtering
Técnica para colocação de condutores (AL, W, etc.)

16
9. Eletrodeposição
Usado para colocação de Cu em CIs

17
10. Planarização
Tornar plana a superfície da lamina

18
Após ver as etapas, vamos acompanhar passo a passo a
fabricação de um transístor MOS. Dois processos serão
vistos:
- Um processo sub micro-metro
- Um processo “avançado”

Utilizaremos para isso material do Rochester Institute of

Technology (prof. Lynn Fuller)
O curso tem uma quantidade imensa de tópicos que serão
vistos rapidamente

19
Notas
Será realizada uma prova cobrindo todo o conteúdo da
matéria.

20
Transístor NMOS Dreno (drain)
Gate Porta (gate)
(porta) Bulk
(corpo)

fonte (source)

canal

Bulk (corpo) 21
 VG
VS VD

VB

Ao aumentar a tensão de VG, quando VGS > (tensão de threshold

VTN (tensão de limiar)), os elétrons são atraídos para o canal e
curto-circuitam dreno e source
22
Esse processo de formação de canal, pode ser seguido com mais
detalhes.
1. Quando VG começa a aumentar as lacunas são repelidas. Ficam no
canal apenas os dopantes ionizados negativos

- - - - -
- -
- -
- + - + - -
-
+
- +
- -

+ Elétron
capturado
e Boro fica
Si-P negativo

23
A medida que as lacunas vão sendo repelidas se forma uma
região sem portadores, região de depleção, com carga negativa

2. Quando VG atingi certo valor e a região de depleção uma

certa dimensão, começam a aparecer elétrons livres na
superfície Si/SiO2

- -- - -
- - - -
- - - -
- -
- -
-

Si-P

24
3. Quando a concentração de elétrons livres é igual a
concentração original de lacunas da lamina, se diz que o
transístor inicia a condução (chamada forte inversão). A
partir daí, se diz que o canal está formado

- - - -- - -- -
- - -
- - - - -
- -
- -
-

Si-P

25
 Medir capacitância
espessura do óxido = tox
poli
SiO2
Si-N

Capacitor
MOS

VC VG

P-Si

VB
26
 Medir capacitância
MOS Capacitor (acumulação)
Cox = єox/tox
poli
+ ++ + + + + + +
SiO2
Єox = permissividade do N-Si
oxido de silício
Єox = Єo.ЄSiO2

Єo = permissividade do
vácuo =8,85.10-14F/cm VG bastante
-
ЄSiO2 = permis. relativa do negativo em
oxido de silício = 3,9 VC
relação a VB
tox = espessura do óxido
P-Si

VB
27
Capacitor MOS (depleção) Medir capacitância

Cox = єox/tox
poli
SiO2
Єox = permissividade do N-Si - -
oxido de silício -
Єox = Єo.ЄSiO2

Єo = permissividade do
vácuo =8,85.10-14F/cm VG próximo de
ЄSiO2 = permis. relativa do + zero
oxido de silício = 3,9 VC
tox = espessura do óxido
P-Si

VB
28
Capacitor MOS (inversão) Medir capacitância

Cox = єox/tox
poli
- - - - - - - - - SiO2
Єox = permissividade do N-Si
oxido de silício
Єox = Єo.ЄSiO2

Єo = permissividade do
vácuo =8,85.10-14F/cm
ЄSiO2 = permis. relativa do + VG bastante
oxido de silício = 3,9 VC positivo em
tox = espessura do óxido relação a VB
P-Si

VB
29
Capacitor MOS

acumulação inversão

depleção
VFB = tensão de flatband Vth VGB

30
 Acumulação: excesso de
lacunas
Si-P
canal N Depleção: depletado de
portadores

Inverção: excesso de
elétrons

As frequências para testes

não podem ser muito
Si-N elevadas. O aparecimento de
canal P lacunas ou elétrons, devido a
geração e recombinação de
pares elétrons lacunas, é um
processo lento
31
• Num transistor funcionando, a capacitância vista pelo gate é
aproximadamente de W∙L∙COX
• Pode-se usar a estrutura MOS para se construir um
varactor, capacitor controlada por tensão
VGS

poli SiO2
N-Si - - - - - - - - - - - - - - - - - - - - - N-Si

P-Si

32
 poli SiO
N-S - - - - - - - - -
2
QN ≈ 0 p/ VGC <
i VTN
QN = －COX.(VG – VC – VTN) p/
VGC>VTN

+ VG Qn = densidade de
VC
portadores por metro
P-Si
abaixo do óxido
VTN = tensão de threshold
VB

33
Onde:
VFB: tensão de flat band que depende dos materiais e dopagens
φP: depende da dopagem do Si
q: carga do elétron
Na: dopagem do Si
εsi: permissividade do Si

34
Observe que
• C0X grande é interessante pois
• garante o controle do canal pelo gate
Drain-induced Barrier Lowering (DBL): quando a tensão no dreno
afeta a formação do canal. Ocorre em transistores de canal curto
• com tensões menores é possível atrair maiores cargas

QN= －COX(VG – VC – VTN) para VGC >

V
Para aumentar
TN C
OX
• Ou se reduz tOX
• Ou se aumenta ЄOX , o que depende do material
35
 Nas trilhas de ligação entre dispositivos é interessante ter
capacitâncias menores!!

Atrasos dependem RC

MP1 MP2
Capacitância Capacitância do plano
lateral
saída entrada saída
entrada

MN1 MN2

36
Para reduzir CIS, capacitância de isolação,
• Ou se aumenta tOX
• Ou se reduz ЄIS , o que depende apenas do material

Assim gostaria de ter um material isolante que tenha o εis

• alto para gate de transistores
• alto para implementar capacitores
• baixo para fazer o isolamento entre trilhas.

Durante muitos anos o SiO2 foi isolante usado para todas as

funções. A permissividade relativa dele é 3.9, valor que era
razoavelmente bom para todas as aplicações.
37
Amplificador operacional μ741

Capacitor de
compensação:
capacitor usado
para garantir a
estabilidade do
AmpOp

38
 Amplificador
operacional
μ741

Capacitor de compensação
39
Circuito com capacitores chaveados

A área ocupado por

capacitores em alguns
circuitos é
consideravelmente alta

40
Com a evolução, o SiO2 começou a deixar de ser bom tanto
para os gate e capacitores, muito baixo, como para as
interconexões entre blocos, muito alto.

41
Novos materiais, como permissividade relativa
diferente de 3.9, passaram a ser usados no gate
(maior que 3.9) e na isolação entre camadas (menor
que 3.9).

42
 Length (L)
TOPO Source Drain bulk
(fonte) Width Gate (dreno (corpo
(W) (porta) ) substrato)

Transistor NMOS
Bulk: os transistores das tecnologias mais avançadas são SOI ou FinFet

Corte Gate Drain Bulk

Transversal Source
P+-Si
N+-Si Condutor N+-Si
Isolante
P-Si
43
 Transistor NMOS
Gate Drain Bulk
Source
P+-Si
N+-Si Condutor N+-Si
Isolante

P-Si

• O bulk deve ficar em uma tensão baixa, normalmente ground, para que os
diodos bulk/source e bulk/dreno permaneçam sempre cortados
• o isolante era constituido originalmente de SiO2. Este oxido é um
excelente isolante, fácil de colocar/retirar, estável e compátivel com o Si
• o gate era originalmente feito de aluminio, Al, depois passou a ser feito
com polisilicio (silicio policristalino). Voltou a ser feito com metais
44
 Transistor NMOS (operação)
IG ID
Qn(y) VG IB
VS VD VB
poli
N+-Si - - - - - - - - - - - - - - - - - - - - - N+-Si P+-Si
ID
L = lenght
EZ

EY P-Si
VC(y)
y
Vamos tentar calcular as correntes que passam pelo transistor
45
Corrente de gate (IG): a corrente que entra pelo gate do
transistor é praticamente zero por causda do isolante.
• quando a espessura do isolante é muito reduzida, essa
corrente pode se tornar significativa
• para sinais AC, o gate do transistor é um capacitor
Corrente de Bulk (IB): os diodos Bulk/dreno e Bulk/source estão
reversos. Assim esta corrente deve ser muito pequena.
Corrente de dreno (ID): esta é a corrente mais importante do
transistor. Praticamente toda a corrente que entra pelo dreno
sai pelo source. Poucos portadores vão do canal para o bulk

46
 Transistor NMOS (operação)
QN

VS VG
VD VB
poli
N+-Si - - - - - - - - - - - - - - - - - - - - - N+-Si P+-Si
ID
Ez
L = lenght
VC(y)
EY P-Si
y

47
 Correntes
Correntes elétricas aparecem devido
1. aos campos elétricos (arrasto ou drift)
2. a difusão
Simplificação: consideramos que:
• as cargas no canal dependem apenas do campo
vertical (EZ)
• a corrente ID é praticamente só de drift e depende
apenas do campo horizontal Ey. Isso é uma boa
aproximação para o estado de forte inversão
48
49
50
VS VG
VD VB
poli
N+-Si - - - - - - - - - - - - - - - - - - - - - N+-Si P+-Si
ID

L = lenght
VC(y)
P-Si
EY y

51
Veja que VTN depende de VCB (VCB = VC - VB). Neste caso a
integral fica um pouco complicada, contudo é ainda
possível resolve-la. O problema, neste caso, é que o que
resulta desta integral é uma equação bastante longa e
dificil de manipular.
Vamos reescrever o VTN da seguinte forma:

VTN0 γ
52
53
54
A equação só vale enquanto houver canal formado abaixo
de todo gate. É a região de operação conhecida como
tríodo
V
V poli V V
N+-Si - - - - - - - - - - - - -G - - - - - - - - N+-Si P+- Si
S
I D B

L= D
lenght
P-Si
y

tríodo
(sem o sinal negativo)
55
Quando VGD ≥ VTN, ou de forma equivalente VDS ≥ (VGS –
VTN), o canal desaparece próximo da região de dreno e a
equação de corrente é alterada. Essa é a chamada
saturação
V poli
V V V
- - - -- - - - - - -- - - - - - - - - - - - -
+
S -Si
N - - - G N+-Si
D P +
-Si
B
I
L= D
lenght P-Si
y
Na saturação, todo a tensão VDS acima de (VGS - VTN)
cai numa região estreita do canal próximo do dreno.
56
Pode-se determinar a equação da corrente na saturação,,
substituindo na equação triodo VDS por (VGS - VTN)

V poli
V V V
- - - -- - - - - - -- - - - - - - - - - - - -
+
S -Si
N - - - G N+-Si
D P +
-Si
B
I
L= D
lenght P-Si
y

saturação
57
IDS

saturação
VDS = (VGS –
VTN)
triodo

VDS
58
 Corrente x Tensão dreno-source.
Para o NMOS
• O dreno é o lado de maior tensão
• O source é o lado de menor tensão

tríodo
saturação

59
A medida que a tensão VDS aumenta parece que o canal vai
encolhendo, como se o L do transistor diminuisse. Este
fenômeno chama-se modulação de canal.
V poli
V V V
+ - - - -- - - - - - -- - - - - - - - - - - - N+-Si P+-Si
S -Si
N - - - G D B
I
Lef < L D
y P-Si

saturação
60
 Tríodo e Saturação

VDS de saturação ≈ (VGS – VTN) (ou VGD =

VTN) 61
O consequencia da modulação de canal é o crescimento da
corrente com VDS, quando o transistor esta em saturação.

O parâmetro λ, que
introduz a modulação, é
inversamente proporcional
ao L do transistor.
62
• É bom que COX seja alto pois
• Com menor variação de tensão tem-se uma maior
variação de corrente
• O tOX não pode reduzir muito pois
• há o limite atômico
• pode haver a ruptura do óxido com EZ
• aumenta a corrente de tunelamento
63
 • Limite atômico

1.0 nm = 10 Angstrom
Difícil fazer coisas com menos de 3 nm

• Ruptura do óxido
Os matérias resistem à campos elétricos até certo
limite (EC). Após esse limite haverá a ruptura do
material. Uma das causas da ruptura é a
avalanche.
64
A avalanche ocorre quando os eletróns livres atingem velocidades tão
elevadas que são capazes de arrancar eletrons dos átomos com os quais
colidem. Com isso o numero de eltrons livres cresce exponecialmente.
Critical Field
Material Strength
[kV/cm]
Oil 200
Glass, ceramics 200...400
Mica 200...700
Oiled paper 1800
Polymers 50...900
SiO2 in ICs > 10 000
65
capacitor
ΔV tOX

Caso se diminua tOX, aumenta E, para uma

tensão constante, e diminui a tensão que causa
a ruptura!
66
Exemplo:
tOX = 2 nm, V = 2.0 V
E = 10.000 kVolts/cm (suficiente para avalanche)

• Tunelamento
Tunelamento é o fenômeno
quântico onde uma partícula
pode atravessar uma barreira
de potencial muito estreita,
mesmo tendo energia menor
que a barreira
67
 Tunelamento é proporcional a:
• Diferença entre a altura da barreira (Vm) e a energia da
partícula (E)
• a extensão da barreira (d)
No transistor MOS pode ocorrer o tunelamento dos portadores
do canal, elétrons ou lacunas, fazendo com que eles atravessem o
óxido (que forma uma barreira)
Física Clássica
EC EC
Energia
do EC Física Quântica
elétron
Si Metal Metal
óxido Si 68
 Implementação CMOS: Bulk

n-well p-well
n-well

Um poço apenas: tecnologia Dois poços (twin well): permite

mais simples. Pode ser ajustar a dopagem dos poços
n-substrate e p-well para otimizar os transistores
69
 Implementação CMOS: SOI (Silicon on Isolator)

TSi

PD: Parcially Depleted

FD: Fully Depeleted (TSi pequeno): maior controle do gate sobre
o canal
70
 Implementação CMOS: FINFET

FINFET, Double Gate, TriGate: permite que o gate controle

melhor o canal, mesmo para dimensões nanometricas de canal
71
71
Implementação CMOS: FINFET com
multi-gates em paralelo

6 nm

72
mar./2012 73
mar./2012 74
mar./2012 75
Compact Models: modelos utilizados em simuladores
High accuracy in compact models is a essential feature for the “First wafer
success” which has become the norm for microelectronic industry in the past dozen
years, in spite of the rising technology complexity and circuit size and variety
Compact device model of an device describes its terminal behavior in terms of
the current-voltage (I − V), capacitance-voltage (C − V), and the carrier transport
processes within the device.
All compact MOSFET models start with a “core model” that models a prototype
very long-channel transistor. It represents about 10% to 20% of the overall model
code, both in terms of execution time as well as the number of lines. For the other
80% to 90% of the models used in an IC, the accuracy is achieved with numerous
add-on “real-device models” as shown in Figure 1.11 . With the CMOS technology
aggressively scaled, the real-device effects have become the dominant, not the
secondary, effects, and the real-device models determine the accuracy of circuit
simulation. 76
Compact Models: modelos usados em simuladores

77
.MODEL nch.4 NMOS (LEVEL = 54 LMIN = '9.999948e-008-(dxln+dxlmisn)' LMAX = '2.399959e-007-(dxln+dxlmisn)'
WMIN = '1e-005-(dxwn+dxwmisn)' WMAX = 0.0009000001 VERSION = 4.5 RGEOMOD = 1 BINUNIT = 2 PARAMCHK = 1
MOBMOD = 0 CAPMOD = 2 IGCMOD = 1 IGBMOD = 1 DIOMOD = 1 RDSMOD = 1
RBODYMOD = 0 RGATEMOD = '1*rgflag' PERMOD = 1 ACNQSMOD = 0 TRNQSMOD = 0 TEMPMOD = 0
WPEMOD = 1 TNOM = 25 TOXE = 'toxn+toxmisn' TOXM = 2.6e-009 DTOX = 2.86e-010 EPSROX = 3.9 WINT = 0 LINT = -5.415E-09 LL = 2.2652e-05 WL = 0 LLN = -0.5009 WLN = 1
LW = 0 WW = 0 LWN = 1 WWN = 1 LWL = 0 WWL = 0 LLC = 2.2652e-05 WLC = 0 LWC = 0
WWC = 0 LWLC = 0 WWLC = 0 XL = '-1e-09+(dxln+dxlmisn)' XW = '2.0e-08+(dxwn+dxwmisn)' DLC = '-5.415E-09+ddlcn'
DWC = 0 XPART = 1 TOXREF = 3e-009 DLCIG = 2.5e-009 VTH0 = '0.44301989+dvthn+dvthmisn' LVTH0 = '-2.6263045e-009+dlvthn'
K1 = 0.31994 K2 = '0.0060518885+dk2n' LK2 = -2.5663454e-009 K3 = -2.5 K3B = 2.32848 W0 = 0
DVT0 = 5.6761764 DVT1 = 1.2875382 DVT2 = 0 DVT0W = 0 DVT1W = 0 DVT2W = 0 DSUB = 0.5 MINV = -0.335 VOFFL = 0
DVTP0 = 1.0230918e-006 DVTP1 = 1 LPE0 = 2.3791893e-008 LPEB = 0 WEB = -150 WEC = -3000 SCREF = 1e-6
KVTH0WE = 0.00465 LKVTH0WE = -12.6e-11 WKVTH0WE = -19.5e-11 PKVTH0WE = 1.00e-17 K2WE = 0.0018 LK2WE = 2e-11 WK2WE = -11.5e-11 PK2WE = 0 XJ = 8.6e-008 NGATE = 3.5825e+020 NDEP = 6.5e+017
NSD = 1e+020 PHIN = 0 CDSC = 0 CDSCB = 0 CDSCD = 0 CIT = 0.00089174876 LCIT = '1.1862968e-010+dlcitn'
VOFF = -0.13778537 LVOFF = '-3.9245908e-009+dlvoffn' NFACTOR = '0.75+dnfactorn' ETA0 = '0.1010175+deta0n' LETA0 = '5.6985851e-013+dleta0n'
ETAB = -0.08565 UD = 0 LUD = 0 WUD = 0 PUD = 0
KU0WE = -0.001 LKU0WE = -0.8e-10 WKU0WE = -1.2e-10 PKU0WE = 0.8e-17 U0 = '(0.021399889+du0n)*fu0misn' LU0 = '(4.7901151e-011+dlu0n)*fu0misn'
UA = -1.318498e-009 LUA = 1.1033782e-017 UB = 1.9551074e-018 LUB = -2.2480505e-026 UC = 8.770291e-011 LUC = -8.077125e-019

Parametros para NMOS - 65nm

VSAT = '101196.2+dvsatn' LVSAT = '-0.0009019344+dlvsatn' A0 = 0.76497717 LA0 = '-2.3823389e-007+dla0n'
AGS = 3.2754786 LAGS = 1.6517638e-007 A1 = 0 A2 = 1 B0 = 0 B1 = 0
KETA = -0.073974665 LKETA = 5.7233616e-009 DWG = 0 DWB = 0 PCLM = -0.03535932 LPCLM = 7.0117374e-008
PDIBLC1 = 0 PDIBLC2 = '-0.00020716496+dpdiblc2n' LPDIBLC2 = 1.1562347e-010 PDIBLCB = 0.059999999 DROUT = 0.56 VAG = 1.2 DELTA = 0.007595625 PSCBE1 = 1e+009
PSCBE2 = 1e-020 FPROUT = 687.13435 PDITS = 0 PDITSD = 0 PDITSL = 0 RSH = 15.52
RSW = '65+drdswn' RDW = '65+drdswn' PRWG = 0 PRWB = 0 WR = 1 ALPHA0 = 4.71e-007
+ALPHA1 = 2.371 BETA0 = 15.26 AGIDL = 1e-008 BGIDL = 1.9e+009 CGIDL = 0.808 EGIDL = 0.307
+AIGBACC = 0.01396 BIGBACC = 0.0079101083 CIGBACC = 0.32874864 NIGBACC = 23.684847 AIGBINV = 0.35 BIGBINV = 0.03
+CIGBINV = 0.006 EIGBINV = 1.1 NIGBINV = 1 AIGC = 0.01141 BIGC = 0.0015058812 CIGC = 0.000625
+AIGSD = 0.01089 BIGSD = 0.0010507083 CIGSD = 0.069864936 NIGC = 2 POXEDGE = 1 PIGCD = 2.565
+NTOX = 'ntoxn' XRCRG1 = 12 XRCRG2 = 1 CGSO = 'cgon' CGDO = 'cgon' CGBO = 0 +CGDL = 'cgln' CGSL = 'cgln' CLC = 1e-007 CLE = 0.6 CF = 'cfn' CKAPPAS = 0.6
+CKAPPAD = 0.6 ACDE = 0.4 MOIN = 5.4939 NOFF = 2.5494 VOFFCV = -0.1348 TVOFF = 0.00087063866
+LTVOFF = 2.1968459e-011 WTVOFF = 0 PTVOFF = 0 KT1 = -0.25962724 LKT1 = -1.6352462e-009 KT1L = 0
+KT2 = -0.10603119 LKT2 = 4.0765531e-009 UTE = -1.5964855 LUTE = 3.0887983e-008 UA1 = 8.2927857e-010 LUA1 = -1.6022109e-017
+UB1 = -1.389084e-018 LUB1 = 6.5905376e-026 UC1 = 1.2396893e-010 LUC1 = -2.9566572e-018 PRT = 0 AT = 54781.038 LAT = -0.0022298811 NOIA = 'noianmac' NOIB = 'noibnmac' NOIC = 'noicnmac'
+EM = 9.05e+006 EF = 0.939854 LINTNOI=-5.00e-008 JSS = 2.01e-07 JSD = 2.01e-07 JSWS = 4.17e-13 +JSWD = 4.17e-13 JSWGS = 4.17e-13 JSWGD = 4.17e-13 NJS = 1 NJD = 1 IJTHSFWD = 0.01
+IJTHDFWD = 0.01 IJTHSREV = 0.01 IJTHDREV = 0.01 BVS = 9.1 BVD = 9.1 XJBVS = 1 XJBVD = 1 PBS = 1 PBD = 1
CJS = 'cjn' CJD = 'cjn' MJS = 0.4 MJD = 0.4 PBSWS = 1 PBSWD = 1 CJSWS = 'cjswn' CJSWD = 'cjswn' MJSWS = 0.005
MJSWD = 0.005 PBSWGS = 0.8 PBSWGD = 0.8 CJSWGS = 'cjswgn' CJSWGD = 'cjswgn' MJSWGS = 0.52 MJSWGD = 0.52 TPB = 0.002 TCJ = 0.0007 TPBSW = 0.0004 TCJSW = 0.0005 TPBSWG = 2.4e-05
TCJSWG = 0.0015 XTIS = 3 XTID = 3 JTSSWGS = 6.6e-012 JTSSWGD = 6.6e-012 NJTSSWG = 4.573 VTSSWGS = 3.593 VTSSWGD = 3.593 DMCG = 6.25e-008 DMCI = 6.75e-008 DMDG = 0 DMCGT = 0
DWJ = 0 XGW = 0 XGL = -2.11e-008 RSHG = 15.06 GBMIN = 1e-012 RBPB = 50 RBPD = 50 RBPS = 50 RBDB = 50 RBSB = 50 NGCON = 1
SAREF = 4.05e-007 SBREF = 4.05e-007 WLOD = 2.8e-7 KVTH0 = 3.0e-009 LKVTH0 = -2.6e-008 WKVTH0 = 6.5e-007 PKVTH0 = 2e-015 LLODVTH = 1 WLODVTH = 1 STK2 = 4e-010 LODK2 = 0.5
LODETA0 = 1 KU0 = -2.5e-008 PKU0 = 8e-14 LKU0 = 11e-008 WKU0 = 0 LLODKU0 = 1 WLODKU0 = 1 KVSAT = 0.8 STETA0 = -4.3e-09 TKU0 = 0 WVTH0 = '0+dwvthn' PVTH0 = '0+dpvthn'
WCIT = '0+dwcitn' WU0 = '(0+dwu0n)*fu0misn' PU0 = '(0+dpu0n)*fu0misn' WETA0 = '0+dweta0n' PETA0 = '0+dpeta0n' WVOFF = '0+dwvoffn' PVOFF = '0+dpvoffn' PVSAT = '0+dpvsatn' WVSAT = '0+dwvsatn'
LNFACTOR = '0+dlnfactorn' WNFACTOR = '0+dwnfactorn' PNFACTOR = '0+dpnfactorn' FNOIMOD = 1 TNOIMOD = 1 RNOIB = 0 RNOIA = 'rnoiax' TNOIA = 'tnoiax' )
78
Tópicos para Revisão
1. Relações importantes
Consideremos um inversor
VDD

M1
pMOS

entrada saída

CL
M2
nMOS
79
Tópicos para Revisão
1. Relações importantes
tPD = tPF tPS = tPR VDD

VDD/2
input

VDD/2
output

80
Tempo de propagação de Subida (tPS): intervalo entre a
passagem da entrada por VDD/2 e a passagem da saída por
VDD/2, quando o sinal de saída esta subindo. Lembre que portas
lógicas CMOs são inversoras

Tempo de propagação de Descida (tPD): intervalo entre a

passagem da entrada por VDD/2 e a passagem da saída por
VDD/2, quando o sinal de saída esta descendo.

81
 O calculo do Tempo de Propagação de Subida/Descida do
inversor pode ser bastante complicado, pois ele depende
• dos vários estados de operação do transistor
(saturação, triodo)
• do sinal de entrada (velocidade com que ele muda)
• de diversas capacitâncias variáveis
Em uma primeira aproximação, considerando a entrada uma onda
quadrada ideal, pode-se chegar, depois de simplificações, a:

onde CL é a carga capacitiva na saída do inversor.

82
 Potencia Consumida (inversor)

VDD
M1
IL

saída
entrada
A cada período do sinal, o inversor
carrega uma vez o capacitor CL,
CL
consumindo da fonte de alimentação, a
M3 energia CLVDD2. A potencia,
Entrada: sinal com energia/tempo, será:
frequência f = 1/T

83
 Potência dinâmica consumida em uma porta lógia:

onde T = 1/f é o periodo do sinal de saida.

• quando o sinal de saída é constante, a potencia dinamica é zero.
• quando a saída não altera, há um consumo de potencia estática,
normalmente bem reduzido.
Veja que a redução das tensões de operação em uma porta lógica
diminuía a Potencia consumida, mas aumenta os tempos de
propagação.

84
2. Escalamento

O que acontece com velocidades e potencias quando as

dimensões de uma tecnologia são reduzidas. Podemos
verificar isso, numa primeira aproximação. Vamos
considerar que as seguintes reduções são realizadas
• Dimensão L: reduz de um fator α
• Dimensão W: reduz de um fator α
• Espessura do óxido tox: reduz de um fator α

85
2. Escalamento
Assim (L’, W’, tox’ se referem a uma nova tecnologia)
L’ = L/α
W’= W/α
tox’= tox/α
Consideremos que a tensão de alimentação é também reduzida
por α, para manter os campos elétricos constantes (mantem a
ruptura e tunelamento sobre controle)
VDD’ = VDD/α
86
2. Escalamento
Variação dos vários parâmetros
Cox’ = εox’/tox’ = Coxα
A Capacitância de carga depende do circuito ligado na saída, e
portanto de W e L dos transistores, e da interconexão entre os
blocos. A capacitância de interconexão é mais complicado de
estimar. Vamos considerar apenas a capacitancia das portas
CL ≈ W.L.Cox interconexão
M1 M1 carga

CL’ ≈ W’.L’.Cox’ = CL/a entrada saída

M3 M3

87
88
2. Escalamento

Os resultados acima são aplicáveis apenas para o bloco inversor

CMOS. Outros blocos lógicos CMOS, no entanto, tem
comportamento similar.

Qual é a potência gerada por área?

• A potência por areá é importante para sabermos se o calor
gerado não vai prejudicar o circuito
Potárea = Pot.N
N = numero de dispositivo dentro de uma unidade de área

89
2. Escalamento
Pot’área = Pot’ .N’ = (Pot/a2).N’
Caso as dimensões dos componentes sejam reduzidas por α,
caberão, numa mesma área, α2 mais componentes, ou seja
N’ = a2N
Por fim teremos que
Pot’área = Potárea
Este resultado é importante, pois nos diz que a potencia gerada
numa área se mantem constante com o escalamento, mesmo
aumentado a velocidade e o numero de componentes!
90
3. Diodos
Eletrons são particulas tipo Fermions. Eles não podem ocupar
estados quanticos identicos. Dentro de um átomo, os elétrons só
podem ocupar certos níveis de energia (dois elétrons por nível, com
spins diferentes)

91
3. Diodos
Quando se aproximam vários átomos, os níveis de energia
identicos dos átomos se separam, formando bandas de energia

92
 Quando junta vários átomos, os níveis de energia distintos
formam bandas de energia

Band de condução
Região
importante
Band de valência

93
Representação de semicondutor através de níveis de energia
Si tipo N

banda de conduçaõ
EC

EFN
Ei qφN n: concentração de elétrons
Eg p: concentração de lacunas
EV ni: concentarção n e p do Si não dopado
banda de valencia EFN: nível de Fermi. Relacionado com
probabilidade de ocupação de níveis de
energia
Eg: bandgap
94
Representação de semicondutor através de níveis de energia
Si tipo P

EC

Eg
Ei
qφp EFp
n: concentração de elétrons
EV
p: concentração de lacunas
ni: concentarção n e p do Si não
dopado
EFP: nível de Fermi
Eg: nível de band gap
95
 Região de depleção

P-Si N-Si
Tensão aplicada: zero

Xdp Xdn

Xd
-
- q(φp + φN) =
-
- - φi
- + +
-- + +
++
+ +
Xd = Xdn + Xdp
φi: build in voltage
E 96
 P-Si
N-Si

elétrons
lacunas

Dopantes Dopantes
aceitadores ionizados doadores. ionizados

97
Na região de depleção não há portadores, apenas dopantes
ionizados
• do lado N-Si os dopantes ionizados são positivos
• do lado P-Si os dopantes ionizados são negativos
Por difusão
-
- - + ++ • Elétrons vão para esquerda
- - ++ • Lacunas vão para direta
-

Por Arrasto (E)

• Elétrons vão para direita
• Lacunas vão para esquerda
As correntes de difusão e
arrasto se anulam.
98
Observações:
• Dentro da região de depleção há poucos portadores
• As cargas na região de depleção são devido aos dopantes
ionizados e estão fixas no espaço
• Fora da região de depleção não há praticamente cargas. São
regiões neutras
• No diagrama de níveis de energia do elétron, quanto mais
negativa for a tensão aplicada mais para baixo ficam as
curvas (lembre que o elétron que está do lado positivo tem
menos energia do que o elétron que esta do lado negativo)
• Praticamente apenas na região de depleção aparece campo
elétrico e, assim, apenas aí há variação dos níveis de energia

99
 Tensão negativa aplicada

Aumenta o campo elétrico e

aumenta a corrente de arrasto e
acaba o equilíbrio
difusão-arrasta. Devido a
qVR
distribuição de portadores fora
da região de depleção, há
corrente resultante é muito
pequena (diodo cortado).
100
 Tensão positiva

Diminui o campo elétrico e

aumenta a corrente de difusão.
Há um aumento exponencial da
corrente total (diodo conduz)
qVR

101
Importante: a medida que baixa a tensão na junção, diminui o campo
elétrico e aumenta a corrente de difusão.

102
 VS VG
VD VB= 0V
poli
- - - - - - - - - - - - - - - - - - - - - P+-Si
N+-Si N+-Si

Região de
P-Si
depleção

Diodos reversamente
polarizados no dreno e
no source
103
Tamanho da região de Depleção

Onde q é carga do elétron, Na é a concentração dos aceitadores,

ND é a concentração dos doadores, VA a tenção reversa no diodo
e φi = (φp + φn)

Caso ND >> NA, como acontece no source/bulk ou dreno/bulk do

NMOS, podemos escrever que

104
A densidade de cargas na região P-Si é –NA, enquanto a
densidade de cargas na região N-Si é ND
• O total de cargas na região P é (-xdP.NA)
• O total de cargas na região N é (xdn.ND)
• Lembremos que XD = xdP + xdN
• Como cargas elétricas não são criadas devemos ter que
(-xdP.NA) + (xdn.ND) = 0 → (xdP.NA) = (xdn.ND)

• Caso ND seja muito maior que NA, então xdP >> xdn e Xd ≈ xdp
Assim

105
Veja que quando se diminui as dimensões, as dopagens devem ser
aumentadas para reduzir as regiões de depleção.

A região de depleção acumula cargas e pode ser modelada como

um capacitor, cujo valor é dado por

• Quanto menor a tenção reversa aplicada, maior a capacitância

do diodo
• Quanto maior a dopagem, maior a capacitância do diodo

106
Tensão de ruptura do diodo (por avalanche)
A ruptura por avalanche depende do campo elétrico no diodo:
quanto maior o campo, mais fácil acontecer a avalanche.

Dada uma tensão aplicada no diodo, quanto menor a região de

depleção maiores são os campos elétrico (∆V = -E∆xd) e,
portanto, mais fácil ocorrer a ruptura. Isso implica que a tensão
de ruptura (VR), modulo, é menor.
|VR| α 1/NA
Assim, se NA aumenta
• Xd diminui
• CJ aumenta
• |VR|diminui
107
4. Punch-Through
O que pode acontecer se a região de depleção não for
reduzida?
VS VG
VD
poli
P+-Si
N+-Si N+-Si

P-Si

Regiões de depleção
se encostam

108
Punch-th Regiões de
depleção se
rough encontram
Regiões de
depleção não se
encontram

109
No Punch-through correntes passam por baixo do canal. Essas
correntes não são controladas pelo VG!
• Quando as dimensões são reduzidas, as dopagens devem
ser aumentadas para evitar o punch-throught

110
5. Cargas no óxido
(https://www.ccs.unicamp.br/cursos/ee941/download/cap05.pdf)

Há quatro tipos de cargas que normalmente são

observadas no SiO2 e na interface SiO2/Si: cargas
Qm móveis, Qm, cargas capturadas no óxido, Qot,
cargas fixas, Qf, e cargas capturadas na
interface Si/SiO2, Qit. A carga efetiva Qo no
Qot óxido compreende estes quatro tipos de cargas. A
presença delas no óxido ou na interface
óxido/semicondutor ajuda a diminuir a integridade
do isolante, aumenta a instabilidade do
Qf
comportamento dos dispositivos MOS, gera ruídos,
aumenta as correntes de fuga das junções e da
Qit superfície, diminui a tensão de ruptura dielétrica e
afeta a tensão de limiar Vt. Níveis aceitáveis de
densidade de carga efetiva no óxido em circuitos
ULSI são da ordem de 1010 cm-2.
111
Cargas no óxido

Qm - CARGAS MÓVEIS
As cargas móveis Qm são associadas a contaminação do óxido de silício por
íons dos metais alcalinos Na+ , K + e Li+ e íons H+ e H 3O+ . Estes íons são
móveis no óxido sob efeito de campo elétrico à temperaturas T ≥ temperatura
ambiente. Provocam instabilidade das características elétricas dos
dispositivos MOS. As cargas móveis Qm, principalmente os íons de sódio Na+ ,
podem incorporar-se ao óxido de silício nos processos de evaporação, oxidação
térmica, recozimento térmico, aplicação de foto resiste e em qualquer etapa
da fabricação em que se manuseiam as lâminas.

112
Cargas no óxido
Qot - CARGAS CAPTURADAS NO ÓXIDO.
As cargas capturadas no óxido Qot localizam-se por todo o volume do filme de SiO 2 e são
lacunas ou elétrons em armadilhas (“traps”) no corpo do óxido. Estas armadilhas são impurezas
e ligações atômicas quebradas (provocadas por tensões e defeitos no óxido). Normalmente são
neutras, mas tornam-se carregadas quando elétrons ou lacunas são introduzidos no óxido por:
tunelamento de portadores do substrato de silício ou da eletrodo superior (pode ocorrer para
dispositivos MOS com óxidos de eletrodo superior ultra-finos); injeção de portadores por
avalanche (pode ocorrer quando há grande diferença de potencial entre as várias regiões de um
dispositivo em operação, provocando a aceleração de portadores por avalanche para dentro do
óxido); e exposição a radiação ionizante (com energia > 8.8 eV (energia da banda proibida
(“gap”) do SiO2 )). Além disso, as cargas capturadas no óxido Qot não variam com a polarização
de eletrodo superior, como ocorre com as cargas capturadas na interface.
Recozimentos em ambiente com hidrogênio em aproximadamente 450 0C são eficazes na
minimização das cargas Qot.

113
Cargas no óxido
Qf - CARGAS FIXAS
As cargas fixas Qf localizam-se na camada do óxido a menos de 2.5 nm da
interface SiO2/Si, que é a região de óxido tensionado (óxido
não-estequiométrico, com composição do tipo SiOx). As cargas fixas Qf
mantêm seu estado de carga (são cargas positivas).
A presença de Qf no óxido depende de vários parâmetros, que são: a
orientação cristalina dos substratos de silício (Qf(111) > Qf(110) > Qf(100)),
o ambiente de oxidação (seco ou úmido), a temperatura de oxidação, as
condições de resfriamento dos substratos de silício após a oxidação e a
pressão de O2 no ambiente de oxidação.

114
Qit - CARGAS CAPTURADAS NA INTERFACE SiO2/Si
Por localizar-se na interface entre o SiO2 (material amorfo) e o Si (material cristalino), as
cargas capturadas na interface Qit ocorrem devido aos defeitos de posicionamento atômico de
uma estrutura silício-oxigênio (Si parcialmente oxidado ou Si não saturado) e a presença de
impurezas metálicas. Estados quânticos de energia são introduzidos na banda proibida do silício.
Conforme o potencial de superfície, estes estados quânticos estarão ocupados ou não, variando
a carga Qit, capturando (carregando) ou emitindo (descarregando) portadores. Portanto, estas
cargas são positivas ou negativas. A presença de Qit na interface SiO2/Si depende de vários
parâmetros das etapas de fabricação dos dispositivos MOS, tais como: orientação
cristalográfica dos substratos de silício, que determina a densidade relativa de ligações na
interface, sendo Qit(111) > Qit110) > Qit(100); temperatura de oxidação; ambiente de oxidação;
recozimento pós-oxidação em N2 em alta temperatura por tempo prolongado; contaminação por
impurezas interfaciais (em ambientes de difusão, oxidação e implantação); recozimento a baixa
temperatura em ambientes sem a presença de hidrogênio; e processos radioativos (litografia
por feixe de elétrons, raio-X e UV, evaporação por feixe de elétrons, implantação iônica,
plasma e “sputtering”) que quebram ligações atômicas.
A neutralização efetiva das cargas Qit é executada por processos de recozimento
pós-metalização (sinterização) em baixa temperatura (aproximadamente 4500 C) em ambientes
com a presença de hidrogênio. O hidrogênio reduz a presença de Qit pois satura as ligações dos
átomos de oxigênio e de silício e remove os defeitos estruturais na interface SiO 2/Si. 115
 Efeito das cargas em VT
Cargas Positivas
• Reduzem o VTN (atraem elétrons)
• aumentam o |VTP| (repelem lacunas)
Cargas Negativas
• Aumentam o VTN (atraem elétrons)
• reduzem |VTP| (repelem lacunas)

Expressão de VT, incluindo efeito de cargas no óxido (apenas Qf e Qot), é

116
 Qf: Cargas fixas Positivas na interface
SiO2 Si/SiO2
Metal Si
ρ(x): distribuição de cargas no óxido

0 tox Veja que as cargas perto do Si são aquelas que

mais afetam o VT. As cargas móveis, quando se
deslocam para a interface SiO2/Si pioram seus
efeitos.

117
 NMOS PMOS
VG = 2V VG = 0V

VS poli VD 0V VS + + +
poli
+ + + VD VDD
+ + + + + +
P+-Si N+-Si
N+-Si N+-Si P+-Si P+-Si

P-Si N-Si

Cargas positivas vão para Cargas positivas vão para

próximo do Si com o tempo e próximo Poli com o tempo e
pioram o efeito delas minimizam efeito delas
118
• Devido as cargas no óxido, em geral positivas, o V TN dos transistores
NMOS era negativo, o que quer dizer que eles sempre conduziam.
• Os transistores PMOS, por sua vez, tinham o valor de V TP aumentados em
modulo (iam, por exemplo, de -1,0V para -2,0 V). Por essa razão as
primeiras tecnologias CMOS foram as tecnologias PMOS (onde há apenas
transistores PMOS)
Para reduzir os problemas de cargas no óxido varias técnicas foram
aplicadas tais como
• Escolha da melhor orientação para corte no Si
• Uso de materiais e estruturas sem contaminantes (tubos de quartzo, agua
deionizada, salas limpas, redução de contato com pessoas)
• Aplicação de Cl e F no oxido para melhorar a qualidade e capturar ions,
• Aplicação de técnicas de annealing (recozimento) com H2 e N2

119
6. Portadores Quentes
A medida que as dimensões diminuíram, mas não as tensões, ao
menos tanto quanto as dimensões, os campos elétricos
aumentaram. O campo elétrico mais elevado se encontra próximo
ao dreno.

Grafico Campo (E) versus distancia

no canal (x)
Ec campo elétrico critico

Source Dreno
120
Portadores Quentes
Apenas para campos pequenos a velocidade do portador é linear
ao campo eletrico

velocidade
satura Portadores quentes são eletons ou
lacunas que atingem energia
linear cinética, devido ao campo elétrico,
alta, da ordem da energia cinética
E E
associada a temperatura (3kT/2 =
c 37,5 meV)

121
Portadores Quentes

3
3

122
 O podem causar os portadores quentes?
1. os portadores podem ganhar energia suficiente e
entrar no óxido, alterando VT do MOS.
2. os portadores podem ganhar energia suficiente
mesmo para atravesar o óxido, gerando uma
corrente de gate
3. portadores quentes podem colidir com a rede
gerando pares eletrons lacunas. As lacunas vão
para o substrato e causam quedas de tensão e
ruidos

123
As lacunas geradas pelos eletrons quentes podem
disparar transistores bilolares parasitas (há muitos
parasitas na estrutura). Haverá o breakdown do
MOS.
0V 2V 0V
poli
P+-Si
N+-Si +
N+-Si
+
+
+ +

P-Si
0.7V + R
+ +

124
MOS-FET breakdown

125
5. Latch-up
Numa tecnologia CMOS de corpo, ha uma porção de dispositivos
parasitas.

RNE RPE
RWELL

RSUB

126
7. Latch-up
Numa tecnologia CMOS de corpo, ha uma porção de dispositivos
parasitas. VDD

Correntes de eletrons/lacunas
RWELL RPE injetados no bulk gerados por
• transistores com alta corrente
• portadores quentes
• correntes devido a radiação
podem disparar os transistores e
uma alta corrente passará entre VDD
RNE RSUB e terra.

127
Caso a ganho do circuito realimentado for maior que um, quando
o circuito dispará, não para mais. Esse disparo é o latch-up.
Quando o latch-up dispara poder ser destrutivo ou não.
VDD

RWELL RPE

realimentaçao

RNE RSUB

128
 Modelo simplificado para analise de Latch-up
VDD
Modelo T Modelo T e π

RWELL RWELL rEp ieP RWELL vπ rπp

gmvπ
αNieN αPieP αNieN

RSUB ieN ren RSUB ieN ren RSUB

129
Modelo simplificado para analise de Latch-up
VDD

RWELL
Relações
importantes

IC = IEβ/(β+1)
rπ=β/gm
RSUB rE=β/(gm(β+1))

130
 Consideremos inicialmente que apareça, devido a
correntes parasitas, radiação, etc, uma corrente iCN

RWELL Vx rep iep

iCN

αNieN αPiep
iCP

ieN ren RSUB

131
 Por fim podemos calcular o valor de iCP.

RWELL rep ieP

Vx
iCN

αNieN αPieP
iCP

ieN ren RSUB

132
 De forma equivalente, podemos supor que entra uma
corrente iCP e calcular qual a iCN gerada

RWELL rep ieP

Vx
iCN

αNieN αPieP
iCP

ieN ren RSUB

133
134
• Colocar contatos de poço e substrato próximos aos transistores
(responsabilidade do projetista)
• Aumentar a dopagem do substrato e do poço (responsabilidade de quem
desenvolve o processo)
• Colocar camada epitaxial (responsabilidade de quem desenvolve o processo)

RNE RPE
RWELL

RSUB

135
 N-WELL

Camada epitaxial P-Si (mais dopado)

P-Si
• Aplicação de anéis de guarda em volta de transistores por
onde passam grandes correntes

136
Tecnologias SOI (Silicon on Isolator) não sofrem de
problemas de latch-up
Outras vantagens do SOI
• Menores capacitâncias parasitas (mais rápidos)
• Menos problemas de interferências (os transistores
ficam isolados)

137
Escalamento MOS
Como reduzir as dimensões? Como vimos diversas
grandezas devem ser mexidas junto com as dimensões.
Há diversas formas de se escalar em MOS. Uma das
mais conhecidas, e mais ou menos seguida, é a
constant-field scaling. O objetivo do constant-field
scaling é manter os campos elétricos constantes.

138
 Constant-Field Scaling
Neste caso teremos
• Dimensões de superfície (W, L) 1/k
• Dimensões verticais (tox, ..) 1/k
• Dopagens (NA, ND) k
• Tensões 1/k

139
140
 Nós Tecnológicos
Lmin = 1.0 μm Lmin = 30 nm
Lmin = 0.7 μm Lmin = 22 nm
Lmin = 0.5 μm Lmin = 14 nm
Lmin = 0.35 μm Lmin = 10 nm
Lmin = 0.25 μm
Lmin = 180 nm
Lmin = 130 nm
Lmin = 90 nm
Lmin = 65 nm
Lmin = 45 nm
141