Eletronica I 5 FET Parte II v1 01 PRN

Universidade Federal do Piau
Centro de Tecnologia
Departamento de Engenharia Eltrica
(/(751,&$,
Transistores de Efeito de Campo
- Parte II - MOSFETs
Prof. Marcos Zurita

zurita@ufpi.edu.br
Teresina - 2010
1. O Transistor MOSFET
2. O MOSFET Tipo Depleo
2.1. Caractersticas
2.2. Polarizao
3. O MOSFET Tipo Intensificao
3.1. Caractersticas
3.2. Regies de Operao
3.3. O MOSFET Canal p
3.4. Curva de Transferncia
3.5. Polarizao
4. A Tecnologia CMOS
Bibliografia
Eletrnica I Prof. Marcos Zurita
1. O Transistor MOSFET
O Transistor MOSFET
o mais importante componente semicondutor

fabricado atualmente.
Em 2009 foram fabricados cerca de 8 milhes de
transistores MOSFET para cada pessoa no mundo;
Esse nmero dever dobrar at 2012.
Possuem elevada capacidade de integrao, isto ,
possvel fabrica-los nas menores dimenses alcanveis
pela tecnologia empregada.
So componentes de simples operao e possuem
muitas das caractersticas eltricas desejveis para um
transistor, especialmente para aplicaes digitais.
Intel i7-980X: 1,17 bilhes de MOSFETs em 248 mm2.
MOSFET: Transistor de Efeito de Campo de Metalxido-Semicondutor (do ingls, Metal Oxide

Semiconductor Field Effect Transistor);
So transistores formados pela associao entre um
condutor, um isolante xido e SCs tipo p e n (um deles
fortemente dopado).
Assim como o JFET, seu princpio de funcionamento
baseia-se no controle do canal de conduo entre os
terminais fonte (S) e dreno (D) atravs da porta de
controle (G).
Existem dois tipos de MOSFETs:
Tipo Depleo (ou Induo);

Tipo Intensificao (ou Enriquecimento);
2. O MOSFET Tipo Depleo
O MOSFET Tipo Depleo
Neles o canal de conduo conecta duas regies SCs

fortemente dopadas do mesmo tipo do canal (p ou n),
nas quais esto conectados os terminais S e D.
Acima do canal, a porta de controle (G) formada por
uma placa condutora sobre uma camada dieltrica.
Toda a estrutura disPorta/Gate (G)
Fonte/Source (S)
Dreno/Drain (D)
posta sobre um substrato
SC de tipo oposto ao do
p
p+
p+
canal (p ou n).
Um quarto terminal (SS)
n
conecta o substrato a fim
Metal
xido
de tambm polariza-lo.
Semicondutor
Substrato/Body (SS)
Dimenses fsicas do MOSFET tipo Depleo canal n.
Estrutura bsica do MOSFET tipo Depleo de

canais p e n.
Fonte/Source (S)
p+
Porta/Gate (G)
Dreno/Drain (D)
p+
Fonte/Source (S)
n+
Porta/Gate (G)
n
Metal
xido
Semicondutor
Substrato/Body (SS)
Dreno/Drain (D)
n+
p
Metal
xido
Semicondutor
Substrato/Body (SS)
A existncia de um canal SC cujo tipo de dopagem o

mesmo das regies de dreno (D) e fonte (S), garantem a
conduo mesmo na ausncia de polarizao da porta
de controle (G).
10
Assim como o JFET, a estrutura fsica do MOSFET

simtrica em relao ao canal.
Porm, muitas vezes, conveniente que haja uma distino entre os terminais do canal.
canal n
canal p
Nos MOSFETs essa distino
feita normalmente pela conexo
do substrato (SS) a um dos terminais do canal, passando este
ento a ser denominado o terminal fonte (S).
O terminal dreno (D), assim
como nos JFETs, comumente
associado ao dissipador trmico
nos dispositivos de potncia.
11
2.1. Caractersticas
12
Caractersticas
Considere um MOSFET tipo Depleo, canal n, com o

substrato (SS) conectado ao fonte (S), polarizado por
uma tenso vDS (entre D e S) e outra vGS (entre G e S).
VGS
S
n+
VDS
n+
p
SS
13
Anlise para vGS = 0V e vDS = 0V

A regio de depleo correspondente a juno entre o
substrato e as regies n+ concentra-se quase totalmente
no lado do substrato, uma vez que a dopagem dessas
regies muito maior que a do substrato.
Regio de depleo
J na juno entre o
do canal n
VDS = 0V
substrato e o canal n,
VDS = 0V
G
a regio de depleo
D
S
distribui-se de forma
n
n+
n+
mais igualitria pois
ambos possuem dop
pagens em concenRegio de depleo
SS
traes semelhantes.
do substrato
14
Anlise para vGS = 0V e vDS > 0V

O potencial positivo do dreno atrai os eltrons livres do
canal n criando uma corrente IDS.
VGS
S
n+
IDS
VDS
n+
p
SS
15
Como vDS > 0V, as regies n+ e o canal n permanecem

reversamente polarizadas em relao ao substrato.
A ddp crescente ao longo do canal (de 0 V a vDS) estabelece uma regio de depleo tambm crescente na direo da regio n+ do dreno.
Regio de depleo
do canal n
VDS
n+
n+
p
SS
Regio de depleo
do substrato
16
Uma vez estabelecida uma ddp no canal, o capacitor

(formado pela placa condutora do gate, o dieltrico xido
e o prprio canal) entrar em operao.
A ddp entre a placa inferior do capacitor (canal) e a
placa superior (gate) deixa ser nula (como era quando
vDS = 0V) para tornar-se crescente na direo do dreno.
Potencial da placa inferior
(canal n)
vds
Potencial da placa superior

(gate)
ddp
x
17
Conceitos fundamentais de eletrosttica demonstram

que num capacitor submetido a uma ddp h o acumulo
de cargas nas interfaces entre as placas e o dieltrico,
cuja polaridade oposta ao das placas.
Sabe-se tambm que quanto maior for a ddp maior ser
a quantidade de cargas acumuladas, pois:
QCV
(Eq. 5.1)
Como a ddp neste caso no constante, pode-se

reescrever a Eq. 5.1 em funo da longitude no canal:
Q xCV x
(Eq. 5.2)
18
Como a placa inferior desse capacitor o prprio canal

n, o acmulo de cargas polarizadas negativamente na
interface inferior do dieltrico repelir parte dos eltrons
do canal, aumentando ainda mais a depleo nas
proximidades do dreno.
Placa superior
Cargas negativas
Dieltrico
Placa inferior
(canal n)
*as cargas polarizadas positivamente no

dieltrico no esto representadas.
19
Para determinar a corrente que fluir no canal sob essas

condies considere um elemento diferencial do canal,
de rea W.y(x) e espessura dx.
L
tox
y(x)
dx
20
Sabendo que a corrente dada pelo fluxo total de

cargas num dado intervalo de tempo, temos que:
I
d QT
dt
O tempo necessrio para os portadores de atravessarem

o elemento diferencial dx pode ser calculado por sua
velocidade de deriva:
dt
(Eq. 5.3)
dx
vn
(Eq. 5.4)
Logo, a Eq. 5.3 pode ser reescrita como:

I v n
d QT
dx
(Eq. 5.5)
21
Conforme a teoria de semicondutores, a velocidade de

deriva pode ser expressa como:
v n n E
Aplicando na Eq. 5.5 temos:

I n E
(Eq. 5.6)
d QT
dx
(Eq. 5.7)
Por outro lado, a quantidade total de cargas no elemento

diferencial do canal ser dada por:
dQ T xdQ n xdQ c x
(Eq. 5.8)
onde: Qn(x) a carga devido a dopagem do canal, e;

Qc(x) a carga devido ao capacitor do gate
22
A carga devido a dopagem do canal no volume do

elemento diferencial pode ser expressa por:
(Eq. 5.9)
dQ n x q N D Wy x dx
Por outro lado, a carga devido ao capacitor do gate

expressa na Eq. 5.2 pode ser reescrita como:
dQ c xox
Wdx
V x
t ox
(Eq. 5.10)
onde ox a constante dieltrica do xido do gate.

Aplicando as Eqs. 5.9 e 5.10 na Eq. 5.8, temos:
dQ T xW q N D y x
ox
V x dx
t ox
(Eq. 5.11)
23
Aplicando a Eq. 5.9 na 5.5 e fazendo Cox=ox/tox temos:

I n W q N D y xC oxV x E
Aplicando E= dV/dx, temos:

I dxn W q N D y xC ox V x dV x
(Eq. 5.13)
Integrando ambos os lados temos:

L
V DS
0 I dxn W 0 q N D y x C ox V x dV x
(Eq. 5.12)
(Eq. 5.14)
Logo, para V(x) = vDS, temos:

I n
W
1
2
q N D y L v DS C ox v DS
L
2
(Eq. 5.15)
24
Deve-se notar que V(x) s igual a vDS na interface entre

o canal n e a regio n+ do dreno, ou seja, quando x=L,
por isso y(x) torna-se y(L) na Eq. 5.13.
O termo y(L) indica portanto, o estreitamento do canal.
Quanto menor y(L), mais estreito ser o canal.
A exemplo do que ocorria no JFET, o aumento de vDS
neste tipo de MOSFET tambm provocar o aumento da
regio de depleo, estreitando cada vez mais o canal.
A partir de um dado valor de tenso (vDS=VP) o estreitamento do canal atinge um valor limite e a corrente
atravs dele no cresce mais.
Uma vez que, sob vDS = VP, o estreitamento mximo,
y(L) torna-se mnimo, podendo-se assumir que y(L) 0.
25
Desta forma, a corrente mxima no canal, obtida quando

vDS = VP, pode ser estimada pela Eq. 5.15 assumindo-se
y(L) = 0, ou seja:
1
W 2
I DSS n C ox V P
2
L
(Eq. 5.16)
Anlise para vGS < 0V e vDS > 0V

Assim como no JFET, a aplicao de tenses negativas
em vGS, provocar o aumento ainda maior da regio de
depleo, fazendo com que o estrangulamento seja
atingido a partir de valores menores de vDS.
26
Desde que o estreitamento do canal funo da ddp

entre o gate e o canal, a Eq. 5.15 pode ser reescrita para
o caso em que vGS 0 simplesmente substituindo-se vDS
por essa diferena, ou seja:
I n
W
1
q N D y Lv DS v GS C ox v DS vGS 2
L
2
(Eq. 5.17)
Da mesma forma, quando a ddp entre o gate e o canal

atingir o valor limite (vDS + vGS = VP) o estreitamento do
canal ser mximo, e a corrente nele poder ser
estimada assumindo-se y(L) = 0, ou seja:
1
W
I n C ox v DS vGS 2
2
L
(Eq. 5.18)
27
Reescrevendo a Eq. 5.18 em funo de IDSS temos:

I D I DSS

v GS
1
VT
(Eq. 5.19)
Ou seja, assim como o JFET, na regio de saturao, a

corrente no canal do MOSFET Tipo Depleo tambm
descrita pela Equao de Shockley.
Anlise para vGS > 0V e vDS > 0V

Ao se aplicar uma tenso positiva em v
GS, a ddp entre a
placa superior do capacitor (gate) e a placa inferior
(canal n) cai, reduzindo assim a magnitude da carga
expulsa do canal (Qc) por efeito capacitivo (Eq. 5.8).
28
Por essa razo, a regio de depleo passa a ser

reduzida a dimenses inferiores quelas apresentadas
sob vGS = 0 V.
Consequentemente, a corrente (ID) no canal, quando na
saturao, atinge valores acima de IDSS.
A dependncia quadrtica entre a corrente e a ddp no
canal (Eq. 5.19) conduz a um rpido crescimento de ID
para valores positivos de vGS.
Deve-se ter prudncia para no ultrapassar os limites de
operao do dispositivo!
Para vGS<0: O MOSFET opera no Modo Depleo.
Para vGS>0: O MOSFET opera no Modo Intensificao.
29
Curvas tpicas de um MOSFET Tipo Depleo canal n.
30
Curvas tpicas de um MOSFET Tipo Depleo canal p.
31
2.2. Polarizao
32
Polarizao do MOSFET Tipo Depleo
As semelhanas entre as curvas caractersticas de um JFET

e de um MOSFET Tipo Depleo permitem a utilizao das
mesmas anlises para
determinar a polarizao
de ambos.
Logo, o esboo da curva
de transferncia o primeiro passo para a soluo grfica da polarizao
deste dispositivo.
Curvas de transferncia
tpicas de um JFET e de
um MOSFET tipo depleo (ambos canal n).
33
33
A curva de transferncia do MOSFET tipo Depleo

evidencia os mesmos parmetros daquela do JFET:
I
DSS: interseo da curva com o eixo vertical (ID).
V : interseo da curva com o eixo horizontal (v
P
GS).
Esboo da Curva de Transferncia
Uma vez que esse dispositivo tambm obedece a Eq. de

Schockley, o esboo da curva de transferncia pode ser feito
com o auxlio de uma tabela semelhante a aquela do JFET:
ID
vGS
2 IDSS
-0,4 VP
IDSS
IDSS/2
0,3 VP
IDSS/4
0,5 VP
VP
Inclui um valor
positivo de vGS!
(Tab. 5.1)
34
Polarizao Fixa
Ex.: Para o nMOS tipo depleo, determinar iDQ e vGSQ.
35
Sol.: A determinao do ponto de operao atravs do

mtodo grfico consiste simplesmente em encontrar
a interseo entre a reta de
polarizao (vGSQ=vGG) e a
curva de transferncia do
dispositivo.
iDQ 0,7 mA
36
Autopolarizao
Ex.: Para o nMOS abaixo determine:
a) iDQ e vGSQ.
b) vDS.
37
Sol.:
a) A reta de polarizao para este circuito dada pela
Eq. 4.15:
3
v GS RS i D 2,4*10 I D
Um ponto dessa reta est na origem (0,0) e o segundo

pode ser encontrado arbitrando
-se um valor para iD ou vGS.
Arbitrando vGS=6V iD=2,5mA.
O esboo da curva de transferncia pode ser feito com o
auxlio da Tab. 5.1.
38
Traando curva de transferncia e a reta de polarizao e

determinando o ponto de operao (Q), temos:
i
DQ = 1,7 mA
v
GSQ = -4,3 V
b) vDS pode ser determinado
pela eq. da malha de sada:
v DS V DDi D RD RS
3
3
3
v DS 201,7*10 6,2*10 2,4*10
v DS 5,38 V
39
Polarizao por Divisor de Tenso

a) iDQ e vGSQ.
b) vDS.
40
Sol.:
a) A tenso de gate dada pelo divisor de tenso, logo:
v G V DDR2 R1R2 181010110 1,5V
A reta de polarizao para este circuito dada pela Eq.

4.21:
v GS v G R S i D 1,5150 I D
Os pontos notveis dessa reta

so:
vGS=0V iD=10 mA.

iD=0 vGS=1,5 V.
O esboo da curva de transferncia pode ser feito com o

auxlio da Tab. 5.1.
41
Traando curva de transferncia e a reta de polarizao e

determinando o ponto de operao (Q), temos:
i
DQ = 7,6 mA
v
GSQ = 0,35 V
b) vDS pode ser determinado
pela eq. da malha de sada:
v DS V DDi D RD RS
3
3
v DS 187,6*10 1,8*10 150
v DS 3,18 V
42
Tipo de Polarizao
Configurao
Principais Equaes
Soluo Grfica
Fixa
v GS V G G
Autopolarizao
v GS R S i D
Divisor de Tenso
v GS vG R S i D
v G V DD
R2
R1 R2
43
3. O MOSFET Tipo Intensificao
44
O MOSFET Tipo Intensificao (Enriquecimento)
Sua estrutura assemelha-se muito a de um MOSFET

Tipo Depleo, exceto pelo fato de no ter um canal de
conduo fisicamente implantado.
Fonte/Source (S)
Porta/Gate (G)
n+
Dreno/Drain (D)
n+
p
Metal
xido
Semicondutor
Substrato/Body (SS)
45
Dimenses fsicas do MOSFET tipo Intensificao canal

n.
46
Estrutura bsica do MOSFET Tipo Intensificao de

canais p (pMOS) e n (nMOS).
Fonte/Source (S)
Porta/Gate (G)
p+
Dreno/Drain (D)
p+
Fonte/Source (S)
Porta/Gate (G)
n+
n+
n
Metal
xido
Semicondutor
Substrato/Body (SS)
Dreno/Drain (D)
p
Metal
xido
Semicondutor
Substrato/Body (SS)
A inexistncia de um canal de conduo entre as regies

de dreno (D) e fonte (S) tornam esse tipo de dispositivo
um circuito normalmente aberto, a menos que algum tipo
de ao externa seja aplicada (atravs do gate).
47
Simbologia
A simbologia dos MOSFETs Tipo Intensificao segue a
mesma lgica dos de Tipo Depleo.
canal n
canal p
A distino entre os terminais
do canal continua a ser feita
pela conexo do substrato (SS)
a um dos terminais, que passa
a ser denominado o terminal
fonte (S).
Em dispositivos discretos, a
dissipao trmica continua
a ser feita atravs do terminal
de Dreno (D).
48
3.1. Caractersticas
49
Caractersticas
Considere um nMOS tipo Intensificao, com o substrato

(SS) conectado ao fonte (S), polarizado por uma tenso
vDS (entre D e S) e outra vGS (entre G e S).
VDS
S
n+
n+
p
SS
50
Anlise para vGS = 0V e vDS > 0V

Como no existe um canal condutor entre as regies dos
terminais S e D, o que prevalece so duas junes pn
reversamente polarizadas.
A resistncia entre D e S da ordem de 1012 .
A corrente no canal desprezvel (da ordem de pA a nA).
VDS
S
n+
n+
p
Regio de depleo
do substrato
SS
51
Anlise para vGS 0V e vDS 0V

Ao se aplicar uma tenso positiva em v
GS, o campo
eltrico gerado ir atrair cargas negativas para a regio
do substrato imediatamente abaixo da camada de xido
do gate e ao mesmo tempo repelir as lacunas majoritrias dessa regio.
VDS
S
n+
- - - - - - - - - - - -
n+
p
Regio de depleo
do substrato
SS
52
Ao se elevar vGS at um valor suficientemente alto (VT) a

quantidade de cargas acumuladas torna-se suficiente
para estabelecer um canal de conduo tipo n, na forma
de uma fina camada de eltrons.
Esse canal dito canal n induzido ou canal n de
inverso, por ser gerado a partir da inverso de uma
Canal n induzido
regio tipo p em tipo n.
VDS
S
n+
n+
p
SS
Regio de depleo
do substrato
53
Anlise para vGS VT e vDS > 0V

Uma vez estabelecido o canal de conduo (v
GS VT), a
elevao da tenso vDS ir provocar o estreitamento do
canal na direo da regio do dreno, a exemplo do que
ocorria nos MOSFETS tipo depleo.
Canal n induzido
VDS
S
n+
n+
p
SS
Regio de depleo
do substrato
54
Uma vez que a profundidade do canal induzido depende

diretamente da quantidade de cargas negativas acumuladas abaixo do dieltrico, que por sua vez depende da
ddp entre o gate e o canal, deduz-se que:
quanto maior for v
DS, menor ser essa ddp e;
mais estreito o canal se tornar prximo ao dreno.
vDS = vGS - VT
vDS = 0
55
Para determinar a corrente que fluir no canal sob essas

condies considere um elemento diferencial do canal,
de rea W.y(x) e espessura dx.
L
tox
V(x)
y(x)
dx
0
L
56
Assim como foi feito na anlise do MOSFET tipo

depleo, podemos deduzir a corrente no canal atravs
do fluxo de cargas que, conforme a Eq. 5.7, dada por:
I n E
Onde Q a carga negativa (eltrons livres) induzida no

substrato pelo potencial positivo do gate.
Matematicamente, o campo eltrico dado por:
E
dQ
dx
dV x
dx
(Eq. 5.20)
Aplicando a Eq. 5.20 na Eq. 5.7 temos:
I n
dQ d V x
dx
dx
(Eq. 5.21)
57
A partir do momento em que vGS atinge o valor limiar (VT),

a carga negativa induzida no substrato torna-se proporcional diferena entre essa tenso e a do canal, logo:
dQ c xC dV ox
Wdx
vGS V T V x
t ox
(Eq. 5.22)
Sendo ox a constante dieltrica do xido do gate e V(x) a

tenso na posio x do canal, cujo valor excursiona entre
0 (em x=0) e VDS (em x=L).
Potencial da placa inferior
(canal n)
vds
Potencial da placa superior

(gate)
ddp
58
Aplicando a Eq. 5.22 na Eq. 5.21 temos:

I D n C ox W v GS V T V x
ox
t ox
(Eq. 5.24)
Passando dx para o outro lado da equao, podemos

integrar ambos os lados como:
L
V DS
I dxn C ox W 0
vGS V T V x dV x
(Eq. 5.26)
59
Se a tenso no canal for elevada at que vDS = vGS - VT, a

ddp na extremidade do canal cair ao valor mnimo necessrio para manter o canal existindo (VT) e a corrente
ID no crescer mais, mesmo que se aumente vDS.
O valor de vDS para o qual a corrente atravs do canal
satura identificado como vDSsat, onde:
v DSsat v GS V T
(Eq. 5.25)
Aplicando as integraes da Eq. 5.25 obtemos:

v
W
I D n C ox
vGS V T v DS DS
L
2
(Eq. 5.23)
Onde Cox a capacitncia por unidade de rea, dada por:

C ox
dV
dx
(Eq. 5.27)
Na saturao (vDS = vDSsat), a Eq. 5.26 torna-se:

1
W
I D n C ox vGS V T 2
2
L
(Eq. 5.28)
60
Curva de transferncia e curvas caractersticas de dreno

tpicas de um nMOS.
Embora a Eq. 5.28 descreva a corrente na regio de

saturao como um valor independente do aumento de
vDS, em dispositivos reais observa-se um ligeiro aumento
dessa corrente em funo de vDS.
Para refletir esse aumento da corrente a equao pode
ser adequada incluindo-se o fator (1+vDS):
1
W
2
I D n C ox vGS V T 1 v DS
2
L
(Eq. 5.29)
Onde o parmetro de modulao do comprimento do

canal, sendo definido como o inverso da Tenso Early (VA).

61
1
VA
Tipicamente, varia entre 5x10-3 e 3x10-2 V-1.

(Eq. 5.30)
62
Tenso de Early (VA): graficamente, corresponde ao

ponto de interseo com o eixo VDS das projees das
curvas das correntes de dreno na regio de saturao.
Fisicamente, VA diretamente proporcional ao comprimento do canal (L).
-VA = -1/
63
3.2. Regies de Operao
64
Conforme os valores de vDS e vGS, possvel estabelecer em que regio de operao o MOSFET se encontra:
I - Regio de Triodo:
Linha de estrangulamento
(Lugar geomtrico dos
valores de vDSsat)
vGS VT e vDS < vGS - VT
II - Regio de Saturao:
vGS VT e vDS vGS - VT
II
III - Regio de Corte:
VGS6
VGS5
vGS < VT
VGS4
IV - Regio de Ruptura:
IV
VGS3
VGS2
vDS > VDSmax
VGS1
III
65
Regio de Triodo (vGS VT e vDS < vGS VT)
Tambm chamada Regio hmica ou Regio Linear.

Para que o MOSFET opere nessa regio, duas
condies devem ser satisfeitas:
O canal esteja estabelecido (vGS VT);

O canal no esteja estrangulado (vDS < vDSsat);
A corrente no canal pode ser calculada pela Eq. 5.26:
v
W
I D n C ox
vGS V T v DS DS
L
2
O produto nCox pode ser tambm expresso como k'n:

k ' nn C ox
(Eq. 5.31)
66
Na regio de triodo o MOSFET comporta-se como um

resistor controlado pela tenso vGS.
Para valores suficientemente baixos de vDS, as curvas iDvDS podem ser consideradas lineares.
0,3
0,2
0,1
vGS VT
0
0
50
100
150
200
67
Se vDS for suficientemente baixo, o termo quadrtico da

Eq. 5.26 pode ser desprezado, desta forma:
I D n C ox
W
v GS V T v DS
L
Para que o termo quadrtico da Eq. 5.26 possa ser

desprezado e a Eq. 5.31 considerada devemos ter:
v DS
(Eq. 5.32)
v GS V T
5
(Eq. 5.33)
A resistncia do canal nessa condio pode ento ser

determinada como:
R DSlin
V DS
ID
W
n C ox vGS V T
L
(Eq. 5.34)
68
Ex.: No circuito abaixo, o transistor nMOS cujo VT=1V e

nCoxW/L=0,1 mA/V2, opera como resistncia varivel.
+2V
Determine:
a) O valor CC de VDS.
b) O valor CC de ID.
c) O valor CA de VS.
Ve = 50cos(wt) mV
RD
20 k
Vs
NM OS
3,5 V
69
Sol.:
a) Como o nMOS opera na regio de triodo, possvel
determinar ID com base na Eq. 5.26:
v 2DS
I D 0,1 3,51v DS
2
Pelo circuito externo, a corrente dada por:

I D
0,12,5 v DS 0,5 v DS mA
2v DS
mA
20
Igualando as duas equaes, temos VDS = 0,354V.

Conforme a Eq. 5.33, notamos que o circuito opera
especificamente na parte linear da regio de triodo, o
que nos permitiria ter utilizado a Eq. 5.32.
70
b) ID pode ser determinado a partir da malha de sada:

I D
2v DS
20,354
mA
82 A
20
20
c) Como RD forma um divisor de tenso com a resistncia do canal do nMOS, o valor CA de vS pode ser calculado determinando-se RDSlin (Eq. 5.34):
1
R DSlin 0,13,51
4k
logo, Vs :
VS
4
50 cos t 8,33 cost mV
204
71
Regio de Saturao (vGS VT e vDS vGS VT)
Tambm chamada Regio de Amplificao.

Para que o MOSFET opere nessa regio, duas
condies devem ser satisfeitas:
O canal esteja estabelecido (vGS VT);

O canal esteja estrangulado (vDS vDSsat);
A corrente no canal pode ser calculada pela Eq. 5.29:

1
W
2
I D n C ox vGS V T 1 v DS
2
L
Os termos constantes da eq. podem ser expressos por:

1
W
k n C ox
2
L
(Eq. 5.35)
72
Reescrevendo a Eq. 5.29 em termos de k, para =0:

I D k v GS V T
A resistncia do canal na regio de saturao, para uma

tenso vGS constante, pode ser determinada fazendo-se:
1

R DSsat
logo:
ID
V DS
(Eq. 5.37)
V GS constante
W
R DSsat n C ox vGS V T 2
2
L
(Eq. 5.36)
(Eq. 5.38)
Alternativamente, RDSsat pode ser aproximada por:

R DSsat
VA
ID
(Eq. 5.39)
73
Ex.: Para um nMOS cujo k'n(W/L)=0,2mA/V2, VT=1,5V e

=0,02V-1, operando com VGS=3,5V, determine:
a) A corrente ID para VDS=2V e para VDS=10V.
b) A resistncia de sada RDSsat.
Sol.:
a) Como V
GS > VT e VDS VGS - VT, sabemos que o nMOS
est operando na saturao. Desta forma, ID pode ser
determinado pela Eq. 5.29:
p V DS 2V :
p V DS 10V:
I D 0,50,23,51,5 10,022 416 A

I D 0,50,23,51,52 10,0210 480 A
74
b) Na saturao, a resistncia de sada dada pela Eq.

5.38, logo:
R DSsat
0,02
3
2
0,2*10 3,51,5
2
125 k
75
Regio de Corte (vGS < VT)
Tambm chamada Regio Sublimiar (subthreshold).

Para que o MOSFET opere nessa regio necessrio
apenas que a tenso de gate seja inferior a tenso de
limiar (vGS < VT), necessria para estabelecer o canal de
conduo.
Na regio de corte, a corrente no MOSFET nula:
i D0
(Eq. 5.40)
Embora considere-se que no haja corrente no canal

nessa regio, dispositivos reais apresentam uma
pequena corrente para valores de vDS pouco abaixo de
VT.
76
Regio de Ruptura (vDS > VDSmax)
No propriamente uma regio de operao desejvel, pois

pode causar a queima do componente.
Na ruptura a corrente no canal limitada apenas pelo circuito
externo ao MOSFET.
77
3.3. O MOSFET Canal p
78
O MOSFET tipo intensificao canal p, ou simplesmente

pMOS, opera pelos mesmos princpios de um nMOS,
entretanto, algumas diferenas devem ser notadas:
As lacunas so os portadores de carga do canal;

As tenses vGS e vDS so negativas;
A tenso de limiar (VT) negativa;
A corrente iD atravessa o canal do fonte para o dreno.
Matematicamente, alguns
termos das equaes devem
ser substitudos:
.
n
p
k'n k'p.
Fonte/Source (S)
p+
Dreno/Drain (D)
p+
n
Metal
xido
Semicondutor
Porta/Gate (G)
Substrato/Body (SS)
79
Curva de transferncia e curvas caractersticas de dreno

tpicas de um pMOS.
80
3.4. Curva de Transferncia do

MOSFET
81
Conforme estudado, a curva de transferncia de um

MOSFET tipo intensificao bastante distinta das
curvas do MOSFET tipo depleo e do JFET.
Curvas de transferncia tpicas de um pMOS e um nMOS.

82
Uma rpida anlise da Eq. 5.36 (iD = k(vGS VT)2) revela

que h apenas um ponto notvel, isto , iD para vGS=VT,
que neste caso igual a zero.
Por essa razo, o esboo da curva de transferncia
deste dispositivo conta apenas com um ponto conhecido
(iD=0, vGS=VT), sendo os demais 3 pontos (no mnimo)
determinados diretamente atravs da Eq. 5.36.
A inexistncia de um valor limite de corrente na Eq. 5.36,
e a presena do expoente quadrtico tornam desvantajosa a elaborao de uma tabela para acelerar o esboo
da curva, como foi feito para o JFET.
Desta forma, o primeiro passo para o esboo da curva
de transferncia a determinao do valor de k.
83
Encontrando a Constante k
Ao se trabalhar com dispositivos MOS discretos muito
comum no se ter acesso aos parmetros construtivos
do componente, isto , os valores de n, Cox, W e L.
Ao invs disso, os fabricantes geralmente fornecem a
tenso de limiar (VT ou VGS(Th)) e o valor da corrente de
dreno (ID(on) ou ID(ligado)) para uma tenso especfica de
gate (VGS(on) ou VGS(ligado)).
Com base nos valores fornecidos possvel determinar
o valor da constante k definida na Eq. 5.35 fazendo-se:
k
I D on
1
W
n C ox

2
L
V GS on V T 2
(Eq. 5.41)
84
De posse do valor de k, a determinao dos pontos da

curva se d diretamente atravs da Eq. 5.36, bastando
arbitrar valores de vGS para encontrar o respectivo iD.
Se os valores VGS(on) e ID(on) tiverem sido fornecidos, eles
podem ser utilizados como o segundo ponto conhecido
da curva, restando apenas determinar outros dois.
Sugesto:
3 ponto: arbitrar vGS entre VT e VGS(on).

4 ponto: arbitrar vGS > VGS(on).
Caso se conhea os parmetros construtivos do MOS ao

invs de um ponto especfico da curva, sugere-se
arbitrar os pontos para vGS=2VT, vGS=3VT, e vGS=4VT.
85
Ex.: Curva de transferncia de um nMOS tipo intensificao esboada a partir de um ponto conhecido da curva.
86
3.5. Polarizao
87
Polarizao do MOSFET Tipo Intensificao

As curvas de transferncia de um MOSFET tipo Depleo e tipo Intensificao so bastante distintas entre si.
Consequentemente, a soluo grfica da polarizao
deles tambm difere.
A polarizao fixa
continua existindo,
sendo seu mtodo
de resoluo idntico ao do tipo
Depleo.
Curvas de transferncia tpicas de um MOSFET

tipo Depleo e tipo Intensificao
88
Polarizao por Realimentao de Dreno

Polariza o dispositivo simplesmente atravs de um
resistor entre os terminais de gate e dreno (RG ou RGD).
Caracteriza-se por reinjetar na
entrada (gate) parte do sinal de
sada.
O ponto de polarizao
torna-se dependente da
malha de sada (VDD, RD,
iD e VDS).
89
Uma vez que a polarizao definida em regime de corrente

contnua (CC), os capacitores podem ser eliminados nessa
anlise.
Iniciando a anlise pela tenso de gate, temos:
v G v D
logo:
v GS v DS
(Eq. 5.42)
substituindo vDS, temos:

v GS V DD RD i D
(Eq. 5.43)
A Eq. 5.43 descreve uma

reta com 2 pontos notveis:
v GS V DD , i D0
v GS 0, i Dv DD R D
90
A interseo da reta descrita pela Eq. 5.43 com a curva

de transferncia do dispositivo determinam o ponto de
operao (Q) definido pelo par iDQ e vGSQ.
91

a) iDQ e vGSQ.
b) vDS.
92
Sol.:
a) 1 passo: Determinar o valor de k:
3
I D on
6*10
3
2
k

0,24*10 A V
2
2
V GS onV T
83
2 passo: Determinar os pontos da curva de transferncia:

1 pt: p/ vGS=VT iD=0 (iD=0, vGS=3V)
2 pt: p/ vGS=vGS(on) iD=iD(on) (iD=6mA, vGS=8V)
3 pt: p/ vGS=6V iD=k(6-5)2 (iD=2,16mA, vGS=6V)
4 pt: p/ vGS=10V iD=k(10-5)2 (iD=11,76mA, vGS=10V)
3 passo: Determinar a equao da reta de polarizao:
3
v GS v DDR D i D 122*10 I D
93
4 passo: Traar a curva de transferncia e...
94
a reta de polarizao:
95
5 passo: Extrair os parmetros do ponto de operao (Q) a

partir da interseo no grfico:
i
DQ 12,75 mA
v
GSQ 6,4 V
b) Conforme a Eq. 5.42, vDS = vGS, logo:

v DS v DSQ 6,4 V
96
Polarizao por Divisor de Tenso

Polariza o dispositivo estabelecendo a tenso de gate
atravs de um divisor de tenso (R1 e R2).
Permite estabelecer o ponto de
operao com um grau arbitrrio
de dependncia da sada, atravs
do ajuste de RS.
Quanto maior o valor de R , maior
S
o grau de dependncia do ponto
de operao com a corrente de
sada.
97
Eliminando os capacitores para a anlise de polarizao e

iniciando a anlise pela tenso no gate, temos:
v G v DD
R2
R1R 2
(Eq. 5.44)
A tenso no fonte dada por:

v S RS i D
Logo, vDS ser :

v GS v G v S v G RS i D
(Eq. 5.45)
A Eq. 5.45 descreve uma reta

com 2 pontos notveis:
v GS 0, i DV G RS
v GS V G , i D 0
98
A interseo da reta descrita pela Eq. 5.45 com a curva

de transferncia do dispositivo determinam o ponto de
operao (Q) definido pelo par iDQ e vGSQ.
99

a) iDQ e vGSQ.
b) vDS.
100
Sol.:
a) 1 passo: Determinar o valor de k:
3
I D on
3*10
3
2
k

0,12*10 AV
2
2
V GS onV T
105
2 passo: Determinar os pontos da curva de transferncia:

1 pt: p/ vGS=VT iD=0 (iD=0, vGS=5V)
2 pt: p/ vGS=vGS(on) iD=iD(on) (iD=3mA, vGS=10V)
3 pt: p/ vGS=15V iD=k(15-5)2 (iD=12mA, vGS=15V)
4 pt: p/ vGS=20V iD=k(20-5)2 (iD=27mA, vGS=20V)
3 passo: Determinar a equao da reta de polarizao:
v G V DDR2 R1R2 40182218 18V
3
v GS v G R S i D 180.82*10 I D
101
4 passo: Traar a curva de transferncia e a reta de

polarizao:
102
5 passo: Extrair os parmetros do ponto de operao (Q) a

partir da interseo no grfico:
i
DQ 6,7 mA
v
GSQ 12,5 V
b) Para determinar o valor de vDS basta aplicar o iDQ

encontrado na equao da malha de sada:
v DS V DD I DQ R DR S
v DS 406,7*103 3*10 30,82*103 14,4 V
103
Tipo
Configurao
Principais Equaes
Soluo Grfica
Realimentao de
Dreno
v GS v DS
v GS V DD RD i D
Divisor de Tenso
v G V DD
R2
R1 R2
v GS vG R S i D
104
4. A Tecnologia CMOS
105
CMOS
MOS Complementar (Complementary MOS).

Consiste no emprego de transistores MOS de ambas as
polaridades em uma nica pastilha.
Aplica-se tanto a circuitos analgicos quanto digitais.
Isolante
xido
nMOS
SSN
p+
SN
n+
GN
DN
n+
pMOS
DP
SiO2
GP
p+
SP
p+
SSP
n+
Cavidade n
p
106
Ex.: Inversor lgico CMOS
Vi
Vo
~5V
5V
~0V
107
Robert L. Boylestad, Louis Nashelsky,

Dispositivos Eletrnicos e Teoria de
Circuitos, 8 Edio, Prentice Hall, 2004.
Adel S. Sedra, Kenneth C. Smith,
Microeletrnica, 4 Edio, Makron Books,
1999.
David Comer, Donald Comer, Fundamentos de
Projeto de Circuitos Eletrnicos, LTC, 2005.
Lee, Tomas. H., A Review of MOS Device
Physics, School of Engineering and Applied
Sciences, Harvard, Setembro de 2001.
108

Eletronica I 5 FET Parte II v1 01 PRN

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Como a ddp neste caso no constante, pode-se

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Como a placa inferior desse capacitor o prprio canal

*as cargas polarizadas positivamente no

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Para determinar a corrente que fluir no canal sob essas

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Sabendo que a corrente dada pelo fluxo total de

O tempo necessrio para os portadores de atravessarem

Logo, a Eq. 5.3 pode ser reescrita como:

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Conforme a teoria de semicondutores, a velocidade de

Aplicando na Eq. 5.5 temos:

Por outro lado, a quantidade total de cargas no elemento

onde: Qn(x) a carga devido a dopagem do canal, e;

A carga devido a dopagem do canal no volume do

Por outro lado, a carga devido ao capacitor do gate

onde ox a constante dieltrica do xido do gate.

Eletrnica I Prof. Marcos Zurita

Aplicando a Eq. 5.9 na 5.5 e fazendo Cox=ox/tox temos:

Aplicando E= dV/dx, temos:

Integrando ambos os lados temos:

Logo, para V(x) = vDS, temos:

Deve-se notar que V(x) s igual a vDS na interface entre

Desta forma, a corrente mxima no canal, obtida quando

Anlise para vGS < 0V e vDS > 0V

Eletrnica I Prof. Marcos Zurita

Desde que o estreitamento do canal funo da ddp

Da mesma forma, quando a ddp entre o gate e o canal

Eletrnica I Prof. Marcos Zurita

Reescrevendo a Eq. 5.18 em funo de IDSS temos:

Ou seja, assim como o JFET, na regio de saturao, a

Anlise para vGS > 0V e vDS > 0V