Apostila Sistemas Digitais Ii - 22-05-07

Sistemas Digitais II
Professor Paulo Cesar de Souza Cavalcante

_________________________________________________________________________________________
ESCOLA SUPERIOR DE TECNOLOGIA
UNIVERSIDADE DO ESTADO DO AMAZONAS
SISTEMAS DIGITAIS II
Manaus - Amazonas
2007
__________________________________________________________________________
Escola Superior de Tecnologia - Universidade do Estado do Amazonas
_________________________________________________________________________________________
SUMÁRIO
ASSUNTO PÁG.
CAPÍTULO 1 – RECAPITUALAÇÃO ALGEBRA BOOLEANA 1
1 CIRCUITOS LÓGICOS .......................................................................................... 1

2 TEOREMAS DA ÁLGEBRA BOOLENA .............................................................. 3
3 FÓRMULA DE INTERPOLAÇÃO DE LAGRANGE ........................................... 6
4 MAPA DE KARNAUGH ........................................................................................ 8
SIMPLIFICAÇÃO DE CIRCUITOS LÓGICOS .................................................... 8
COMPLEMENTAÇÃO PELO MÉTODO DOS MAPAS ...................................... 10
MÉTODO DE ATAQUE PARA LEITURA DE MAPAS ...................................... 11
CAPÍTULO 2 – DISPOSITIVOS DE MEMÓRIA 13
1 CIRCUITO FLIP-FLOP ........................................................................................... 13

2 FLIP-FLOP SR ......................................................................................................... 13
FLIP-FLOP SR COM PORTAS NOR ..................................................................... 13
FLIP-FLOP SR COM PORTAS NAND .................................................................. 16
FLIP-FLOP SR COM CLOCK ................................................................................ 18
3 FLIP-FLOP TIPO T ................................................................................................. 20
4 FLIP-FLOP TIPO JK ............................................................................................... 21
FLIP-FLOP JK COM CLOCK …………………………………………………… 22
5 FLIP-FLOP TIPO D ................................................................................................. 24
LATCH D (LATCH TRANSPARENTE) ................................................................ 25
ENTRADAS SÍNCRONAS E ASSÍNCRONAS ..................................................... 26
6 TEMPORIZAÇÃO DE FLIP-FLOPS ...................................................................... 28
7 FLIP-FLOP MESTRE-ESCRAVO .......................................................................... 29
CAPÍTULO 3 – CIRCUITOS CONTADORES 31
REVISÃO DE CÓDIGOS BINÁRIO-DECIMAL .................................................. 31

1 CONTADORES ASSÍNCRONOS .......................................................................... 32
CONTADORES DIRETOS E INVERSOS ............................................................. 32
CONTADOR ASSÍNCRONO DIRETO (CONTADOR UP) ................................. 33
CONTADOR ASSÍNCRONO INVERSO (CONTADOR DOWN) ....................... 33
MÓDULO DE UM CONTADOR ........................................................................... 34
CIRCUITOS DIVISORES POR N .......................................................................... 35
DECODIFICAÇÃO DE CONTAGENS ESPECÍFICAS ........................................ 36
CIRCUITOS INTEGRADOS DE CONTADORES ASSÍNCRONOS ................... 37
ASSOCIAÇÃO DE CIs DE CONTADORES ASSÍNCRONOS ............................ 38
__________________________________________________________________________
i
_________________________________________________________________________________________
ASSUNTO PÁG.
2 CONTADORES SÍNCRONOS OU PARALELOS ................................................ 38

TEMPORIZAÇÃO DE CIRCUITOS CONTADORES .......................................... 39
CONTADORES COM CARGA PARALELA ........................................................ 40
PROJETO DE CONTADOR SÍNCRONO .............................................................. 40
PROJETO DE CONTADOR SÍNCRONO BIDIRECIONAL (UP-DOWN) .......... 45
CONTADOR SÍNCRONO DE MÓDULO 8 UP/DOWN ....................................... 47
CONTAGENS IRREGULARES E TRUNCADAS ................................................ 49
PROJETO DE CONTADOR SÍNCRONO UTILIZANDO FF TIPO D ................. 49
CIRCUITOS INTEGRADOS DE CONTADORES SÍNCRONOS ........................ 50
CONTADOR DE MÓDULO VARIÁVEL UTILIZANDO CI 74LS193 ............... 52
ASSOCIAÇÃO DE CIs CONTADORES SÍNCRONOS ........................................ 54
CAPÍTULO 4 – CIRCUITOS MULTIVIBRADORES 55
1 CIRCUITOS MULTIVIBRADORES MONOESTÁVEIS ..................................... 55

MONOESTÁVEL NÃO-REDISPARÁVEL ........................................................... 56
MONOESTÁVEL REDISPARÁVEL ..................................................................... 57
DISPOSITIVOS SCHMITT-TRIGGER .................................................................. 57
CIRCUITOS INTEGRADOS DE MULTIVIBRADORES MONOESTÁVEIS .... 58
APLICAÇÕES DE CIs MULTIVIBRADORES MONOESTÁVEIS ..................... 59
2 CIRCUITOS MULTIVIBRADORES ASTÁVEIS ................................................ 60
OSCILADOR SCHMITT-TRIGGER ...................................................................... 60
CI TEMPORIZADOR 555 USADO COMO MULTIVIBRADOR ASTÁVEL ..... 61
3 APLICAÇÕES DE CONTADORES E MULTIVIBRADORES EM SISTEMAS 63
DIGITAIS .................................................................................................................
RELÓGIO DIGITAL ............................................................................................... 63
FREQUENCÍMETRO ............................................................................................. 65
CAPÍTULO 5 – CIRCUITOS REGISTRADORES DE DESLOCAMENTO 68
1 REGISTRADORES DE DESLOCAMENTO COM FFs JK ................................... 68

2 REGISTRADORES DE DESLOCAMENTO COM FFs D .................................... 69
3 CONTADORES COM REGISTRADORES DE DESLOCAMENTO ................... 69
CONTADOR EM ANEL ......................................................................................... 70
CONTADOR JOHNSON ........................................................................................ 71
DECODIFICANDO AS SAÍDAS DE UM CONTADOR JOHNSON ................... 72
4 CIRCUITOS INTEGRADOS DE REGISTRADORES .......................................... 73
CIs DE ENTRADA PARALELA/SAÍDA PARALELA ......................................... 73
CIs DE ENTRADA SERIAL/SAÍDA SERIAL ....................................................... 76
CIs DE ENTRADA PARALELA/SAÍDA SERIAL ................................................ 77
CIs DE ENTRADA SERIAL/SAÍDA PARALELAV ............................................. 78
__________________________________________________________________________
ii
_________________________________________________________________________________________
ASSUNTO PÁG.
CAPÍTULO 6 – CIRCUITOS DE MEMÓRIA 80
1 TERMINOLOGIA DE MEMÓRIAS ...................................................................... 80

2 OPERAÇÃO DE MEMÓRIAS ............................................................................... 81
3 MÉMORIAS SOMENTE DE LEITURA ................................................................ 83
ARQUITETURA DE UMA ROM ........................................................................... 84
ROM PROGRAMADA POR MÁSCARA .............................................................. 85
ROM PROGRAMÁVEL (PROM) .......................................................................... 86
ROM PROGRAMÁVEL E APAGÁVEL (EPROM)............................................... 87
MEMÓRIA FLASH ................................................................................................. 89
4 MÉMORIAS DE LEITURA E DE ESCRITA ........................................................ 90
ARQUITETURA DE UMA RAM ........................................................................... 90
RAM ESTÁTICA (SRAM)...................................................................................... 91
RAM DINÂMICA (DRAM) .................................................................................... 92
5 BANCOS DE MEMÓRIA ....................................................................................... 96
CAPÍTULO 7 – CIRCUITOS LÓGICOS PROGRAMÁVEIS 99
1 DISPOSITIVOS LÓGICOS PROGRAMÁVEIS (PLD) ......................................... 99

2 HARDWARE DO ARRANJO LÓGICO GENÉRICO (GAL) ............................... 99
MACRO CÉLULA DA LÓGICA DE SAÍDA ....................................................... 101
MODOS DE CONFIGURAÇÃO ............................................................................ 103
3 PROGRAMAÇÃO DE PLD .................................................................................... 107
SOFTWARE DE DESENVOLVIMENTO ............................................................. 108
COMPILADOR UNIVERSAL PARA LÓGICA PROGRAMÁVEL .................... 108
CICLO DE DESENVOLVIMENTO DO PROJETO .............................................. 110
CAPÍTULO 8 – CIRCUITOS CONVERSORES A/D E D/A 113
1 INTERFACE ANÁLOGICA-DIGITAL-ANALÓGICA ........................................ 113

2 CONVERSORES DIGITAIS-ANALÓGICOS (D/A) ............................................ 114
CARACTERÍSTICAS DE CONVERSORES D/A ................................................. 114
3 CIRCUITOS CONVERSORES D/A ....................................................................... 117
CONVERSOR D/A COM AMPLIFICADOR SOMADOR .................................... 117
CONVERSOR D/A COM SAÍDA EM CORRENTE ............................................. 118
CONVERSOR D/A COM RESISTORES R/2R ...................................................... 118
4 CIRCUITOS INTEGRADOS DE CONVERSORES D/A ...................................... 119
5 CONVERSORES ANALÓGICO-DIGITAIS (A/D) ............................................... 120
6 CIRCUITOS CONVERSORES D/A ....................................................................... 121
CONVERSOR A/D DE RAMPA DIGITAL ........................................................... 121
CONVERSOR A/D DE APROXIMAÇÃO SUCESSIVA ...................................... 123
CONVERSOR A/D FLASH .................................................................................... 124
7 CARACTERÍSTICAS DE CONVERSORES D/A ................................................. 126
8 CIRCUITOS INTEGRADOS DE CONVERSORES A/D....................................... 127
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iii
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CAPÍTULO 1
RECAPITULAÇÃO DE ALGEBRA BOOLEANA
1) CIRCUITOS LÓGICOS
CIRCUITO E (AND)
A saída só será alta se todas as entradas forem altas.
Simbologia Tabela Verdade Expressão Lógica

Em LP
AB S S =A.B
00 0
01 0
11 1
10 0
CIRCUITO OU (OR)
A saída só será baixa se todas as entradas forem baixas.

Em LP
AB S S=A+B
00 0
01 1
11 1
10 1
CIRCUITO NÃO (NOT)
A saída será baixa se a entrada for alta e será alta se a entrada for baixa.

em LP
A S S=A
0 1
1 0
__________________________________________________________________________
1
_________________________________________________________________________________________
CIRCUITO NÃO-E (NAND)
A saída só será baixa se todas as entradas forem altas.

em LP
AB S S = A.B
00 1
01 1
11 0
10 1
CIRCUITO NÃO-OU (NOR)
A saída só será alta se todas as entradas forem baixas.

em LP
AB S S= A+B
00 1
01 0
11 0
10 0
CIRCUITO OU-EXCLUSIVO (XOR)
A saída será alta somente quando suas duas entradas forem diferentes (Porta da desigualdade).

em LP
AB S S= A⊕B
A 00 0
S 01 1
B 11 0
10 1
CIRCUITO NÃO OU-EXCLUSIVO (XNOR)
A saída será alta somente quando suas duas entradas forem iguais (Porta da igualdade).
__________________________________________________________________________
2
_________________________________________________________________________________________

em LP
AB S S= A⊗B
A 00 1
S 01 0
B 11 1
10 0
2) TEOREMAS DA ÁLGEBRA BOOLEANA
Os teoremas que serão abordados a seguir são utilizados para simplificação de expressões lógicas e para
obtenção de expressões equivalentes.
1a) 0.X=0 1b) 1+X=1
2a) 1.X=X 2b) 0+X=X
3a) X.X=X 3b) X+X=X
4a) X. X =0 4b) X+ X =1
5a) X.Y=Y.Z 5b) X+Y=Y+Z
6a) X.Y.Z= X.(Y.Z)=(X.Y).Z 6b) X+Y+Z= X+(Y+Z)=(X+Y)+Z
7a) XY...Z = X + Y + ... + Z 7b) X + Y + ... + Z = X.Y.....Z
8) f (X, Y,..., Z,.,+ ) = f (X, Y,..., Z,+,.)
9a) X.Y+X.Z=X(Y+Z) 9b) (X+Y).(X+Z)=X+(Y.Z)
10ª) X.Y+X Y =X 10b) (X+Y).(X+ Y )=X
11ª) X+X.Y=X 11b) X.(X+Y)=X
12ª) X+ X Y=X+Y 12b) X.( X +Y)=X.Y
13ª) Z.X+Z. X .Y=Z.X+Z.Y 13b) (Z+X).(Z+ X +Y)=(Z+X).(Z+Y)
14ª) X.Y+ X .Z+Y.Z= X.Y+ X .Z 14b) (X+Y).( X +Z).(Y+Z)=(X+Y).( X +Z)
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3
_________________________________________________________________________________________
15ª) X.Y+ X .Z=(X+Z).( X +Y) 15b) (X+Y).( X +Z)=X.Z+ X .Y
16ª) X.f(X, X ,Y,...,Z)=X.f(1,0,Y,...,Z) 16b) X+f(X, X ,Y,...,Z)=X+f(0,1,Y,...,Z)
Observações:
a) O teorema 16a) estabelece que se uma variável X é multiplicada por uma expressão contendo
ocorrências e X e X , então todos os X na expressão podem ser substituídos por 1, e todos X
por 0. Isto é permitido porque : X.X=X.1=X e X. X =X.0=0.
Exemplo:
B[ B (A+C)+B A +B( A + B CD)]=
B[0(A+C)+1 A +1( A +0CD)]=
B[0+ A + ( A )]=
B[ A + A ]=
B[ A ]=B A
b) O teorema 16b) estabelece que se uma variável X é somada a uma expressão contendo
ocorrências de X e X , então todos os X na expressão podem ser substituídos por 0, e todos
X por 1. Isto é permitido porque: X+X=X+0=X e X+ X =X+1=1.
Exemplo:
X+ X A+ X A + X DU+XAD=
X+[ X A+ X A + X DU+XAD]=
X+[1A+1 A +1DU+0AD]=
X+[A+ A +DU]=
X+[1+DU]=
X+1=1
Como exemplo da utilização da tabela verdade para comprovação de teorema, executaremos a

demonstração para os teoremas 14a) e 14b). Este método consiste em mostrar a validade do teorema
para todas as possíveis combinações dos valores das variáveis envolvidas. No caso da álgebra de Boole,
é possível determinar o número de possíveis combinações através da fórmula K=2n, onde k é o número
de combinações procurado, 2 são os possíveis valores das variáveis (0 e 1) e n é o número de variáveis
envolvidas.
O teorema terá sido demonstrado se para todas as combinações possíveis das variáveis, as duas
expressões ligadas pela igualdade apresentarem o mesmo resultado. Isto atende o conceito de
expressões equivalentes, portanto as duas expressões são equivalentes.
Para o teorema 14a) XY+ X Z+YZ= XY+ X Z, a tabela verdade que demonstra a validade do teorema
será:
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4
_________________________________________________________________________________________
Variáveis Expressão Expressão

XYZ XY+ X Z+YZ Equivalente
XY+ X Z
000 0 0
001 1 1
011 1 1
010 0 0
110 1 1
111 1 1
101 0 0
100 0 0
O teorema 14b) é o dual do teorema 14a), portanto para demonstra-lo basta fazer o dual da tabela
verdade anterior, ou seja, os valores 0 na tabela serão substituídos pelo seu dual 1 e vice-versa.
Para o teorema 14b) (X+Y)( X +Z)(Y+Z)=(X+Y)( X +Z), a tabela verdade que demonstra a validade do
teorema será:
Variáveis Expressão Expressão

XYZ (X+Y).( X +Z).(Y+Z) Equivalente
(X+Y).( X +Z)
111 1 1
110 0 0
100 0 0
101 1 1
001 0 0
000 0 0
010 1 1
011 1 1
Observações:
a) Nos teoremas 14a) e 14b) respectivamente, os termos YZ e Y+Z são comumente chamados de
termos fantasmas, pois pode-se constatar que no segundo lado da igualdade das expressões dos
teoremas estes termos simplesmente desaparecem sem nada alterar, ou por outra, simplesmente
aparecem no primeiro lado da igualdade sem também nada alterar.
b) O teorema 8) é conhecido com Teorema de DeMorgan que diz:
“O complemento de uma função f pode ser obtida da seguinte forma: substituindo-se cada variável
por seu complemento e todos os conectivos E por OU e vice-versa.”
Exemplo:
Simplificar as seguintes expressões:
a) A B + A BD + ABC + ABD
__________________________________________________________________________
5
_________________________________________________________________________________________
= A B + A BD + ABC + ABD = B(A + AD) + ABC + ABD = BA + BD + ABC + ABD =

= BA + D(B + AD) + ABC = BA + DB + DA + ABC = A(B + BC) + DB + DA =
= AB + DB + DA + AC =
(Aqui notar que DB é o termo fantasma da expressão AB + DB + DA )
= AB + DA + AC
b) CDF + CDF + CD F + CDF
= C(DF + DF) + CDF + CDF = CD + CD F + CDF =

= CD + (CD F + CDF) = CD + CD = C
c) BCD + BDE + BCD + CE + DE
= BCD + BDE + BCD + CE + DE = BCD + D(BE + E) + BCD + CE =

= BCD + DB + DE + BCD + CE = BCD + DB + DE + BCD + CE =
= BCD + D(B + BC) + DE + CE =
= BCD + D(B + BC) + DE + CE = BCD + DB + DC + DE + CE =
= BCD + DB + DC + DE + CE =
(Aqui notar que CD é o termo fantasma da expressão DC + DE + CE )
= BCD + DB + DE + CE = DB(C + 1) + DE + CE =
= DB + DE + CE =
3) FÓRMULA DE INTERPOLAÇÃO DE LAGRANGE
Esta fórmula é uma ferramenta muito útil na solução de problemas lógicos, e será aplicada em circuitos
lógicos seguindo o seguinte Teorema:
“Qualquer função de n variáveis, cada uma das quais assumindo somente um dos dois valores lógicos 0
ou 1, e a própria função também assumindo de cada vez um dos dois valores lógicos 0 ou 1, é igual ao
polinômio dado pela fórmula de interpolação de Lagrange”.
Isto é:
F(X,Y,...,Z)=f(0,0,...,0). X.Y...Z +f(0,0,...,1). X.Y...Z + ... +f(0,1,...,0). X.Y...Z +f(1,0,...,0). X.Y...Z
Exemplos:
a) Para n=1 (uma variável), número de combinações é 2n=21=2, achar a expressão f(X).
X f(X) f(X)=f(0). X + f(1).X

0 f(0)
1 f(1)
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6
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b) Para n=2 (duas variáveis), número de combinações é 2n=22=4, achar a expressão f(X,Y).
XY f(X,Y) f(X,Y)=f(0,0). X Y + f(0,1). XY + f(1,1).XY+ f(1,0). X Y

00 f(0,0)
01 f(0,1)
11 f(1,1)
10 f(1,0)
b) Achar a expressão Boolena da função lógica definida na tabela de valores.

00 0 f(X,Y)=0. X Y + 1. XY + 1.XY+ 1. X Y
01 1 f(X,Y)= XY + XY+ X Y
11 1 f(X,Y)= Y(X + X) + X Y = Y + X Y
10 1 f(X,Y)=X+Y
A expressão lógica expressa pela tabela é a função lógica OU entre duas variáveis.
c) Achar a expressão Boolena da função lógica definida na tabela de valores.

00 0 f(X,Y)= XY + XY= Y(X + X)
01 1 f(X,Y)=Y
11 1
10 0
A expressão lógica expressa pela tabela é a função lógica OU entre duas variáveis.
d) Achar a expressão Boolena da função lógica definida na tabela de valores.
Esta tabela já foi apresentada no exemplo c), entretanto observa-se que a quantidade de valores
de resultado da função igual a 0 é muito menor que igual a 1. Desta forma, torna-se mais prático
retirar o valor da expressão “por zeros”. Tirando-se “por zero” pode-se tomar o valor do
complemento da função f e depois complementa-la a fim de obter a expressão da função. Esta
solução está expressa abaixo:
XY f(X,Y) f(X, Y) = f(0,0) . X Y + f(0,1) . XY + f(1,1) .XY+ f(1,0) X Y

00 0 f(X, Y) =1. X Y + 0. XY + 0.XY+ 0. X Y
01 1 f(X, Y) = X Y
11 1 f(X,Y)= X Y
10 1 f(X,Y)=X+Y
e) Achar a expressão Boolena da função lógica definida na tabela de valores.
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7
_________________________________________________________________________________________
XYZ f(X,Y,Z) f (X,Y,Z)= XYZ +XYZ

000 1 f(X,Y,Z)= X YZ + XYZ
001 0 f(X,Y,Z)= X YZ.XYZ
011 1 f(X,Y,Z)= (X + Y + Z).(X + Y + Z)
010 1
110 1
111 0
101 1
100 1
4) MAPA DE KARNAUGH
SIMPLIFICAÇÃO DE CIRCUITOS LÓGICOS
O Mapa de Karnaugh é método destinado a simplificação de expressões lógicas, através da aplicação da

seguinte metodologia.
a) Um mapa de n variáveis contém 2n quadrados.

b) Um 1 é assinalado em cada quadrado representando um combinação de entrada para qual uma
saída é desejada.
c) Um 0 é colocado em cada quadrado representando uma combinação para a qual nenhuma saída
é desejada.
d) Um traço é colocado no quadrado correspondente a uma combinação denominada opcional.
e) Em se lendo um mapa, dois quadrados 1 que são adjacentes podem ser agrupados
horizontalmente ou verticalmente.
f) São adjacentes horizontalmente e verticalmente os quadrados que diferirem em somente uma
variável respectivamente.
g) O número de quadrados agrupados devem ser sempre potências de 2.
h) As variáveis que são constantes para um determinado agrupamento de quadros 1 definem o
grupo.
i) Todo quadrado 1 deve ser computado no mínimo uma vez, embora um quadrado 1 possa ser
usado em tantos grupos quanto desejado.
j) Um grupo deve ser tão grande quanto possível, isto é, um quadrado 1 não será computado por
ele mesmo se puder ser computado num grupo de dois quadrados 1. Um grupo de dois
quadrados 1 não seria formado se os quadrados 1 que comporiam este grupo pudessem ser
incluídos num grupo de quatro quadrados 1, e assim por diante.
k) Todos os quadrados 1 serão computados para o mínimo número de grupos, e a expressão
resultante lida no mapa será a mínima soma de produtos, isto é, a expressão mais simplificada.
Exemplos: Dados os mapas retirar as expressões lógicas definidas pelos mesmos:
a) AB 00 01 11 10
1 1 S=B
__________________________________________________________________________
8
_________________________________________________________________________________________
b) AB 00 01 11 10
1 1 S=A
c) AB 00 01 11 10
1 1 S=B
d) AB 00 01 11 10
1 1 S = AB + A B
e) AB
C 00 01 11 10
0 1 S = AB
1 1
f) AB
C 00 01 11 10
0 1 1 S= B+C
1 1 1 1 1
g) AB
C 00 01 11 10
0 1 1 S = AB + BC
1 1
h) AB
C 00 01 11 10
0 S = BC + AC
1 1 1 1
i) AB
C 00 01 11 10
0 1 1 S = BC + A B
1 1
j) AB
C 00 01 11 10
0 1 1 S=B
1 1 1
k) AB
CD 00 01 11 10
00 1 1 S = AD
01
__________________________________________________________________________
9
_________________________________________________________________________________________
11
10 1 1
l) AB
CD 00 01 11 10
00 1 1 S = BD
01
11
10 1 1
m) AB
CD 00 01 11 10
00 1 1 S=B
01 1 1
11 1 1
10 1 1
n) AB
CD 00 01 11 10
00 1 1 1 1 S=D
01
11
10 1 1 1 1
o) ABC
DE 000 001 011 010 110 111 101 100
00
01 1 1 S = BCDE + BCD E
11
10 1 1
COMPLEMENTAÇÃO PELO MÉTODO DOS MAPAS
É possível complementar uma expressão lógica através dos mapas. Na complementação, os quadrados 0
são agrupados ao invés dos quadrados 1. Os agrupamentos de quadrados 0 definem a expressão
complementada.
Exemplos: Achar a expressão e a expressão complementada definidas pelos mapas abaixo:
a) AB
C 00 01 11 10
0 0 0 0 0 S=C e S=C
1 1 1 1 1
__________________________________________________________________________
10
_________________________________________________________________________________________
b) AB
C 00 01 11 10
0 0 1 1 0 S = B + C e S = BC
1 1 1 1 1
MÉTODO DE ATAQUE PARA LEITURA DE MAPAS
Uma boa aproximação da leitura da solução ótima de um Mapa de Karnaugh é a seguinte:
1º) Olha-se primeiro para quaisquer quadrados 1 que não combinam com quaisquer outros, estas
entradas devem ser computadas por elas próprias.
2º) Olha-se em seguida para qualquer quadrado 1 que combina com somente um outro quadrado 1.
Estes grupos devem ser assim computados.
3º) Olha-se então para um quadrado 1 que combina com exatamente dois outros quadrados 1, verifica-
se se há um quarto quadrado 1 que combina com estes três para formar um grupo de quatro:
a) se houver um quarto quadrado, a saída será computada como um grupo de quatro,
b) se não houver, haverá um escolha que deverá ser deixada para o fim.
Exemplos:
a) AB
C 00 01 11 10
0 1 1 1 S = A B + BC
1 1
b) AB
CD 00 01 11 10
00 1 1 1 S = BCD + A BD + ABD + BCD
01 1 1 1
11 1
10 1
Observação:
O grupo tracejado AC é muito atrativo, porque é o único grupo de quatro quadrados adjacentes no
mapa. Entretanto, todas as entradas neste grupo podem combinar em mais de um jeito. É melhor
considerar primeiro as entradas que não podem combinar-se em mais de um jeito. Quando os quatro
grupos de dois quadrados foram formados, verifica-se que todos os quadrados 1 no mapa foram
computados, e o termo AC (tracejado) é redundante.
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11
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Exercícios:
Simplificar as expressões abaixo, utilizando o Mapa de Karnaugh.
a) S = ABC + ABC + ABC + A BC
AB
C 00 01 11 10
0 1 S = AB + BC + AC
1 1 1 1
b) S = BC + AB + BC + AC + C
AB
C 00 01 11 10
0 1 1 S= B+C
1 1 1 1 1
c) S = A BC + ABC + A BC + ABC
AB
C 00 01 11 10
0 S=C
1 1 1 1 1
d) S = A BCD + A BCD + ABCD + A BCD + A BCD + ABCD
AB
CD 00 01 11 10
00 1 1 S = BCD + CD
01
11 1 1 1 1
10
Achar a expressão booleana mais simplificada definida pela tabela abaixo, utilizando o Mapa de
Karnaugh:
ABC S AB
0 0 0 0 C 00 01 11 10
0 0 1 1 0 1 1 1
0 1 0 1 1 1
0 1 1 0
1 1 1 0 S = A BC + BC + AC
1 1 0 1
1 0 1 0
1 0 0 1
__________________________________________________________________________
12
_________________________________________________________________________________________
CAPÍTULO 2
DISPOSITIVOS DE MEMÓRIA
Em muitas aplicações lógicas, exige-se que as saídas de determinados circuitos sejam mantidas por
tempo indefinido, ou seja, que seja memorizado. A função de circuitos de memória pode ser executada
por diversos dispositivos. Os mais comumente utilizados são os circuitos denominados Flip-Flop.
1) CIRCUITO FLIP-FLOP
O Flip-Flop, ou elemento biestável, tem dois estados estáveis de operação, que correspondem aos níveis
lógicos 0 e 1. A saída muda de um estado para outro em função da entrada.
O Flip-Flop pode ser definido como um dispositivo que guarda informação binária na forma de 0 e 1, e
pode ser mantido indefinidamente em qualquer dos dois estado, podendo também ser chaveado de um
estado para outro.
Os tipos de Flip-Flop a serem vistos neste estudo são:

• Flip-Flop SR
• Flip-Flop T
• Flip-Flop JK
• Flip-Flop D
2) FLIP-FLOP SR
FLIP-FLOP SR COM PORTAS NOR
O Flip-Flop SR tem duas linhas de entradas S ou “SET” e R ou “RESET”, e duas saídas Q e Q . A

entrada S liga a saída Q para o estado 1, e a saída Q para 0, e a entrada R desliga a saída Q para o
estado 0, e a saída Q para o estado 1.
A entrada R do Flip-Flop SR também pode ser denominada C ou “CLEAR”. Entretanto, nada altera em
seu funcionamento esta designação, ou seja, a função de R é idêntica à função de C, quando esta
designação é utilizada. Assim o Flip-Flop SR pode ser também designado de Flip-Flop SC.
__________________________________________________________________________
13
_________________________________________________________________________________________
Denominando-se Q a saída antes da aplicação das entradas S e R, e Qf a saída após a atuação das
entradas após a atuação das entradas S e R, a Tabela verdade para o Flip-Flop está representada a
seguir.
Tabela Verdade do Flip-Flop SR

Entradas Saídas
S R Q Qf
0 0 0 0
0 0 1 1
0 1 1 0
0 1 0 0
1 1 0 -
1 1 1 -
1 0 1 1
1 0 0 1
Retirando-se a expressão das saídas Q e Qf por Lagrange, tem-se:
Qf = SRQ + SR Q + SRQ + SRQ + SR Q

Qf = S(R Q + RQ + RQ + R Q) + SRQ
Qf = S(R + R ) + SRQ = S + SRQ
Qf = S + RQ
Qf = SR Q + SRQ + SR Q + SR Q + SRQ
Qf = S(R Q + RQ + R Q) + S(R Q + Q)
Qf = S(Q + R ) + SR = SQ + SR + SR
Qf = SQ + R
Para obtenção do circuito utilizando-se somente portas lógicas NÃO-OU obteremos as expressões
abaixo:
Qf = S + RQ = S + RQ = S + R + Q
Qf = SQ + R = SQ + R = S + Q + R
Implementando-se os circuitos para expressões das saídas Qf=Q e Qf = Q :
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14
_________________________________________________________________________________________
Circuito da Saída Q Saídas das Portas

Lógicas
1 2
S1 = S + R + Q
S Q
S2 = S + R + Q = Q
3 4
S3 = Q
R
S4 = Q + R
Circuito da Saída Q Saídas das Portas

Lógicas
S5 = S + Q
5 6 7
S _
Q
S6 = R + S + Q
8
S7 = R + S + Q = Q
R
S8 = Q
Dos circuitos anteriores verificamos que as portas NOR 2 e 3 e 6 e 7, por se constituírem dem uma
simples dupla negação, podem ser excluídas dos seus respectivos circuitos. Estes circuitos então, ficam
assim representados:
1 5
S _ S
Q
4 6
Q
R R
__________________________________________________________________________
15
_________________________________________________________________________________________
Dos circuitos acima observa-se que os blocos 1 e 5 geram Q e os blocos 4 e 6 geram Q. O circuito mais
simplificado do Flip-Flop SR implementado com portas NOR, tabela verdade e simbologia estão abaixo
representados em (a), (b) e (c), respectivamente.
Reset
Abaixo está representada a carta de tempo para oFF SR implementado com portas NOR.
FLIP-FLOP SR COM PORTAS NAND
De maneira análoga à anterior, pode-se implementar a função lógica do Flip-Flop SR utilizando-se

somente blocos lógicos NÃO-E.
Qf = S + RQ = S + RQ = S.RQ
Qf = SQ + R = SQ + R = SQ.R
Implementado-se as expressões tem-se o seguinte circuito:
__________________________________________________________________________
16
_________________________________________________________________________________________
_
S S
Q Q
_ _ _
R Q R Q
O circuito mais simplificado do Flip-Flop SR implementado com portas NAND, sua tabela verdade e
simbologia estão a seguir representados em (a), (b) e (c) respectivamente.
Abaixo está representada a carta de tempo para o FF SR implementado com portas NAND.
__________________________________________________________________________
17
_________________________________________________________________________________________
FLIP-FLOP SR COM CLOCK
Este Flip-Flop é idêntico ao FF SR no que diz respeito à lógica de funcionamento e tabela verdade.
Porém, as informações de entrada somente são transferidas ao FF quando na entrada CLOCK ou GATE
ou STROBE houver um nível lógico 1. Os termos GATED, STROBED e SYNCHRONOUS são
frequentemente utilizados em substituição a CLOCKED na designação deste tipo de FF.
Na figura abaixo, as funções NAND desempenhadas pelas portas OR de números 3 e 4, constituem o

FF SR ou SC já visto anteriormente. As portas NAND de números 1 e 2 só permitem que os níveis de
entrada aplicados na entrada SET e CLEAR sejam entregues ao FF SC quando houver um nível 1 em
cada uma das outras entradas de cada porta NAND.
O circuito Detector de transição possibilita que ao invés de dar-se a permissão de acesso ãs entradas SC
por nível lógico 1, essa permissão seja dada por transição do nível de tensão do sinal de clock. Há duas
possíveis transições de sinal, a positiva ou borda de subida do pulso e a negativa ou borda de descida do
pulso de clock.
O nível 1 de habilitação das entradas S e C é fornecido pelo circuito Detector de transição na saída
CLK* tanto para a borda de subida, conforme esquematizado na figura (a) que se segue, ou para borda
de descida, conforme esquematizado na figura (b).
__________________________________________________________________________
18
_________________________________________________________________________________________
Na figura abaixo estão representados a simbologia do Flip-Flop SR ou SC disparado na transição

positiva, a tabela verdade e a carta de tempo desse FF, respectivamente em (a), (b) e (c).
A simbologia do FF SR ou SC disparado por transição negativa e sua correspondente tabela verdade

estão representadas na figura que se segue
__________________________________________________________________________
19
_________________________________________________________________________________________
3) FLIP-FLOP TIPO T
O Flip-Flop tipo T ou Toggle FF muda de estado após um pulso na entrada T (Trigger) ou Clock. A sua
tabela verdade é representada abaixo, sendo QA a saída Q antes da atuação do clock e Q a mesma saída
Q após atuação do pulso de clock.
Entrada T Saída QA Saída Q

0 0 0
0 1 1
1 1 0
1 0 1
Pelo exame da tabela verifica-se que antes da aplicação do pulso de clock Q=QA. Após a aplicação do
clock Q= Q A, ou seja, que houve uma mudança de estado da saída Q.
Para implementação do circuito do Flip-Flop tipo T, será utilizado o FF SR com portas NAND já visto
anteriormente. A tabela verdade abaixo relaciona a nova entrada T, o estado atual da saída Q, ou seja
QA, e os níveis de saída necessários ao FF RS para implementação da função T, ou função de
comutação.
Ent Saída QA Saída Q Ent Ent

T anterior posterior S R
atuação T atuação T
0 0 0 1 1
0 1 1 1 1
1 0 1 0 1
1 1 0 1 0
Retirando-se as expressões da tabela tem-se que : S = T Q A e R = TQ A.
Implementando-se o circuito do Flip-Flop tipo T tem-se:
_
S
Q
_
Q
_
R
A seguir está representada a carta de tempo para um Flip-Flop tipo T.
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20
_________________________________________________________________________________________
Pode-se observar que para dois períodos do sinal T (clock) há um período do sinal de saída Q, ou seja, o
FF tipo T pode ser utilizado para realizar a divisão de freqüência do sinal de clock por 2.
4) FLIP-FLOP TIPO JK
O Flip-Flop JK tem duas linhas de entrada, linha J com efeito similar ao da linha S do FF SR, e linha K
com efeito similar ao da linha R do FF SR. A grande diferença entre o FF JK e o FF SR diz respeito a
quando ambas as entradas J e K são ativas ao mesmo tempo. No FF SR esta situação gera saída
ambígua, já no FF JK ela tem o mesmo efeito da entrada T do FF T, ou seja, após a atuação conjunta
das entradas J e K, a saída Q terá sido complementada no FF JK.
A tabela verdade do FF JK é então assim definida, sendo QA a mesma saída Q antes da atuação das
entradas J e K:
Entrada J Entrada k Saída QA Saída Q

0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 1 0 1
1 1 1 0
1 0 0 1
1 0 1 1
Para implementação do circuito do Flip-Flop tipo JK, será utilizado o FF SR com portas NAND já visto
anteriormente. A tabela verdade abaixo relaciona as entradas J e K, o estado atual da saída Q, ou seja
QA, e os níveis de saída necessários ao FF RS para implementação da função JK.
__________________________________________________________________________
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_________________________________________________________________________________________
Ent Ent Saída QA Saída Q Ent Ent

J K anterior posterior S R
atuação T atuação T
0 0 0 0 1 1
0 0 1 1 1 1
0 1 0 0 1 1
0 1 1 0 1 0
1 1 0 1 0 1
1 1 1 0 1 0
1 0 0 1 0 1
1 0 1 1 1 1
Retirando-se as expressões para as entradas do FF SR, pelo Mapa de karnaugh tem-se:
Mapa para a entrada S

JK
QA 00 01 11 10
0 0 0 S = JQ A
1
Mapa para entrada R

JK
QA 00 01 11 10
0 R = KQ A
1 0 0
Implementando-se o circuito do Flip-Flop tipo JK tem-se:

_
S
J Q
_
k Q
_
R
FLIP-FLOP JK COM CLOCK
De forma análoga ao FF RS o FF JK também pode ser disparado por borda de pulso de clock. Uma
versão simplificada do circuito interno de um FF JK disparado por transição de pulso de clock é
mostrada na figura abaixo.
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A simbologia e tabela verdade para o FF JK disparado por transição de subida de pulso de clock está
mostrada na figura (a) que se segue. A carta de tempo para esse FF está representado na figura (b).
Para o FF JK chaveado por transição de descida de pulso de clock a figura que se segue demonstra a
simbologia e carta de tempo.
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23
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5) FLIP-FLOP TIPO D
Diferentemente dos FF RS e JK anteriormente estudados, o Flip-Flop tipo D tem apenas uma entrada de
controle síncrona, entrada D, que representa a palavra data (dados). A operação do FF D consiste em
que a saída Q irá para o mesmo estado lógico presente na entrada D quando ocorrer uma transição do
pulso de clock. Em outras palavras, o nível lógico presente na entrada D será armazenado no FF no
instante em que ocorrer a borda do clock. Eles podem ser chaveados por borda positiva ou por borda
negativa do pulso de clock.
A implementação da função D é obtida utilizando-se um FF SR, conforme demonstrado na figura

seguinte.
A simbologia e tabela verdade para o FF D disparado por transição de subida de pulso de clock está
mostrada na figura (a) que se segue. A carta de tempo para esse FF está representado na figura (b).
A utilização mais comum do FF D é a transferência paralela de dados. Um exemplo desta aplicação está
na figura seguinte que representa a transferência de dados de um circuito combinacional para
memorização, em um tempo determinado pela ocorrência do pulso TRANSFER. No exemplo é
utilizado FF D chaveado por transição negativa do pulso de clock.
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24
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LATCH D (LATCH TRANSPARENTE)
O FF tipo D visto, possui um circuito detector de borda, que se encontra no FF JK utilizado para sua
implementação, o que garante que a saída responda à entrada D somente quando ocorre uma transição
ativa do pulso de clock. Se esse detector de borda não for usado, o circuito resultante é denominado
Latch D.
O circuito contém um FF SR (Set-Reset) ou SC (Set-Clear) e um direcionador de pulso formados por

portas NAND, porém não possui o circuito detector de borda. A entrada comum das portas que
implementam o circuito direcionador é denominada entrada de habilitação (enable, abreviado por EN),
em vez de denominação de clock, uma vez que seu efeito na saída não está restritos às transições.
A sua implementação do circuito do Latch D é demonstrada na figura (a) seguinte. Sua tabela verdade
está representada em (b) e sua simbologia em (c)
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25
_________________________________________________________________________________________
Seu funcionamento se resume no fato de que enquanto a entrada de habilitação EN é 0, a saída Q do

Latch D não é alterada, pois as saídas das portas NAND 1 e 2 ficam em estado 1, e nesse estado o Latch
NAND não tem seu estado alterado. Quando a entrada de habilitação EN está em estado 1, as portas
NAND 1 e 2 permitem que o nível presente na entrada D seja invertida e alimente apropriadamente as
entradas do Latch NAND, ou seja, se D for 1, SET recebe 0 e CLEAR recebe 1, levando a saída Q para
o nível 1. Caso D seja 0, SET recebe 1 e CLEAR recebe 0, levando a saída Q para o nível 0. Em outras
palavras, enquanto EN for 1, a saída Q será igual a entrada D, e nesse momento, pode-se dizer que o
latch D é transparente. A carta de tempo que demonstra a operação do Latch D está representada na
figura seguinte.
ENTRADAS SÍNCRONAS E ASSÍNCRONAS
Para os FFs com clock estudados até agora, as entradas de controle R, S (ou C), J , K e D também
podem ser denominadas entradas síncronas, porque seu efeito na saída do FF é sincronizado com a
__________________________________________________________________________
26
_________________________________________________________________________________________
entrada clock (CLK). A maioria dos FFs com clock também tem uma ou mais entradas assíncronas, que
operam independentemente das entradas síncronas e da entrada de clock. Essas entradas assíncronas
podem ser utilizadas para colocar o FF no estado 1 ou 0 em qualquer instante, independentemente das
condições das outras entradas.
A figura seguinte mostra a simbologia e tabela verdade relacionando a saída e as entradas assíncronas
de um FF JK, por exemplo.
A próxima figura demonstra como um FF JK com clock e entradas assíncronas responde à atuação das
entradas assíncronas.
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6) TEMPORIZAÇÃO DE FLIP-FLOPS
Os fabricantes de CIs de Flip-Flops especificam vários parâmetros de temporização importantes e

características que tem que ser consideradas para utilização de FFs. Como exemplo, a tabela a seguir ,
exibe os mais importantes parâmetros de temporização de alguns CIs de FFs comerciais das famílias
TTL e CMOS, listados abaixo.
• 7474 – Duplo FF D disparado por borda (TTL padrão)

• 74LS112- Duplo FF JK disparado por borda ( TTL Schottky de baixa potência)
• 74C74 – Duplo FF D disparado por borda (CMOS de porta metálica)
• 74HC112 – Duplo FF JK disparado por borda (CMOS de alta velocidade)
Tempo- Descrição CI Família TTL CI Família CMOS

rização (em ns) (em ns)
7474 74LS112 74C74 74HC112
t Tempo de setup 20 20 60 25
tH Tempo de hold 5 0 0 0
tPHL Propagação de CLK para Q 40 24 200 31
tPLH Propagação de CLK para Q 25 16 200 31
tPHL Propagação de CLR para Q 40 24 225 41
tPLH Propagação de PRE para Q 25 16 225 41
tw(L) Tempo de CLK em nível baixo 37 15 100 25
tw(H) Tempo de CLK em nível alto 30 20 100 25
tw(L) Tempo de PRE ou CLR em nível baixo 30 15 60 25
fMAX Em MHz 15 30 5 20
Em se tratando de problemas pontenciais decorrentes de temporização, dois parâmetros de

temporização de FFs são especialmente importantes: o tempo de setup (preparação) e o tempo de hold
(manutenção).
O tempo de setup, tS, de um FF é o intervalo de tempo que precede imediatamente a transição ativa do
sinal de clock durante o qual as entradas de controle síncronas tem que ser mantidas nos níveis
adequados.
O tempo de hold, tH, de um FF é o intervalo de tempo que segue imediatamente após a transição ativa
do sinal de clock durante o qual as entradas de controle síncronas tem de ser mantidas nos níveis
adequados. As figuras (a) e (b) demonstram esses parâmetros.
__________________________________________________________________________
28
_________________________________________________________________________________________
7) FLIP-FLOP MESTRE-ESCRAVO
Em muitos circuitos digitais, a saída de um FF é conectada, diretamente ou por meio de portas lógicas,
à entrada de outro FF, e ambos são disparados pelo mesmo pulso de clock. Isso representa um problema
potencial de temporização.
A próxima figura apresenta um exemplo de um circuito com essa situação. O problema potencial de
temporização é que Q1 muda de estado na borda negativa do pulso de clock, então, a entrada J2 de Q2
estará mudando de estado quando recebe a mesma borda de descida do pulso de clock. Isto pode
conduzir a uma resposta imprevisível de Q2.
Na figura anterior, considerando-se Q1=1 e Q2=0, assim o FF Q1 possui J1=K1, e Q2 possui J2=Q1=1 e
K2=0 antes da borda de descida do pulso de clock. Quando ocorre a borda de descida de clock, Q1
comuta para o estado 0, mas isso só ocorre depois de decorrido o tempo de propagação tPHL. A mesma
borda negativa dispara Q2 de modo confiável para o estado 1 desde que tPHL seja maior que o tempo de
hold de Q2.
__________________________________________________________________________
29
_________________________________________________________________________________________
Todos FFs recentes disparados por borda tem um tempo de hold de 5 ns ou menos. A maioria possui tH
= 0, o que significa que eles não necessitam de tempo de hold. Para estes FFs não há o problema
potencial de temporização.
Antes do desenvolvimento dos FFs disparados por borda que requerem um tempo de hold pequeno ou
nulo, os problemas de temporização acima relatados eram frequentemente tratados usando uma classe
de FFs denominada FF Mestre-Escravo.
Um FF Mestre-Escravo é constituído de dois FFs, um Mestre e um Escravo. Na borda de subida do

sinal de clock, os níveis presentes nas entradas síncronas (D, J, K) são usados para determinar a saída
interna do FF Mestre. A carta seguinte demonstra a temporização dos FFs internos, Mestre e Escravo.
Quando o sinal de clock vai para nível baixo, o estado do FF Mestre é transferido para o FF Escravo,
cujas saídas são as saídas Q e Q do FF Mestre_Escravo. Assim as saídas Q e Q do FF Mestre-Escravo
funcionam de maneira muito semelhante com os FFs disparados por borda negativa, exceto que as
entradas de controle tem que ser mantidas estáveis quando o pulso de clock estiver em nível alto. Este
problema foi resolvido com uma versão do FF Mestre-Escravo melhorada denominada Mestre-Escravo
com travamento de dados (data lockout). Este tipo de Flip-Flop tornou-se obsoleto.
Ent. S
Ent. R
CLK
QM
QE=QFF
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_________________________________________________________________________________________
CAPÍTULO 3
CIRCUITOS CONTADORES
Os circuitos contadores são uma finalidade especial dos circuitos digitais, compostos de FFs, que têm a
função de contar o número de eventos de um determinado sistema. Um contador de N, que é capaz de
contar até um especificado número N de eventos, irá necessitar de K Flip-Flops, onde 2K ≥ N.
REVISÃO DE CÓDIGOS BINÁRIO-DECIMAL
Em computadores e outros sistemas lógicos binários, a informação e os dados são tratados na forma de
representação binária. Entretanto, para o homem, o sistema de representação numérica decimal é a
forma mais conveniente. Assim, a codificação e decodificação de números decimais em binários se
torna necessária para conciliar as quantidades tratadas pelos circuitos digitais, na forma binária, e a
representação de melhor entendimento para o homem, ou seja, a decimal.
A seguir estão representados alguns dos mais conhecidos códigos de representação de Decimal
Codificado em Binário (BCD) de 4 bits. Nestes códigos são necessários 4 bits, ou dígitos binários, para
representação de um dígito decimal.
NÚMERO CÓDIGOS BCD

DECIMAL 8421 2421 7421 5211
0 0000 0000 0000 0000
1 0001 0001 0001 0001
2 0010 0010 0010 0011
3 0011 0011 0011 0101
4 0100 0100 0100 0111
5 0101 0101 0101 1000
6 0110 0110 0110 1001
7 0111 0111 1000 1011
8 1000 1110 1001 1101
9 1001 1111 1010 1111
Exemplos de representação de números decimais em BCD:
73(10)= 0111.0011(BCD 8421)

92(10)= 1111.0010(BCD 2421)
395(10)= 0011.1010.0101(BCD7421)
278(10)= 0011.1011.1101(BCD5211)
__________________________________________________________________________
31
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1) CONTADORES ASSÍNCRONOS
Esse contador recebe a designação de Contador Assíncrono, porque os FFs de seus diversos estágio
não mudam de estado em sincronismo com o clock de entrada, apenas o primeiro estágio está
sincronizado com o clock de entrada.
Nos sistemas assíncronos de contagem existe um determinado tempo para que todas as mudanças nos
diversos FFs que compõem o sistema ocorram. O atraso ocorrido em cada FF é na ordem de 5 a 20 ns.
O tempo gasto para a realização de uma contagem de evento depende do número total de FFs
envolvidos.
Esse circuito recebe outras designações alternativas. Por exemplo, como a saída de cada FF aciona a
entrada de clock do FF seguinte, dá-se o nome de Contador Série, que se refere à forma de
propagação do clock pelos diversos FFs de seus estágios. Ele também é frequentemente denominado de
Contador Ondulante (Ripple Counter), devido a maneira dos FFs responderem um após o outro de
modo análogo à propagação de uma onda. Finalmente, em função das contagens apresentadas nas
saídas dos seus FFs apresentarem a mesma seqüência do sistema de numeração binário, ele também
pode ser denominado de Contador Binário Puro.
CONTADORES DIRETOS E INVERSOS
Contadores diretos ou crescentes, ou simplesmente UP contam os eventos em ordem direta, desde um

número menos significativo para um número mais significativo. Os contadores inversos ou
decrescentes, ou simplesmente DOWN, contam os eventos em ordem inversa, ou seja, desde um
número mais significativo para um número menos significativo.
CONTAGEM DIRETA CONTAGEM

INVERSA
Valor Saídas Valor Saídas
Decimal Contador Decimal Contador
DCBA DCBA
0 0 0 0 0 15 1 1 1 1
1 0 0 0 1 14 1 1 1 0
2 0 0 1 0 13 1 1 0 1
3 0 0 1 1 12 1 1 0 0
4 0 1 0 0 11 1 0 1 1
5 0 1 0 1 10 1 0 1 0
6 0 1 1 0 9 1 0 0 1
7 0 1 1 1 8 1 0 0 0
8 1 0 0 0 7 0 1 1 1
9 1 0 0 1 6 0 1 1 0
10 1 0 1 0 5 0 1 0 1
11 1 0 1 1 4 0 1 0 0
12 1 1 0 0 3 0 0 1 1
13 1 1 0 1 2 0 0 1 0
14 1 1 1 0 1 0 0 0 1
15 1 1 1 1 0 0 0 0 0
__________________________________________________________________________
32
_________________________________________________________________________________________
Os contadores UP-DOWN são aqueles que podem contar diretamente ou inversamente, bastando para
isso que sejam assim comandados.
As tabelas anteriores expõem as saídas dos quatro estágios de um contador em binário puro e os
sentidos das contagens. Nas tabelas anteriores a saída D representa o dígito binário (bit) mais
significativo e a saída A representa o bit menos significativo.
CONTADOR ASSÍNCRONO DIRETO (CONTADOR UP)
Da tabela de contagem direta, pode-se observar que o dígito imediatamente mais significativo muda de
estado toda vez que a saída do estágio anteriormente menos significativa muda de 1 para 0. Quanto ao
dígito menos significativo do conjunto, saída A, ele muda de estada a cada pulso de entrada. Essas
condições são satisfeitas pelo FF tipo T, chaveado na descida do pulso de clock.
O circuito do contador assíncrono de 0 a 15, contagem direta, utilizando FFs JK, com as entradas J=1 e
K=1 para implementar a função FF tipo T, e a sua respectiva carta de tempo se encontram mostrados na
figura seguinte.
CONTADOR ASSÍNCRONO INVERSO (CONTADOR DOWN)
Da tabela de contagem inversa anteriormente vista pode-se observar que o dígito imediatamente mais
significativo muda de estado toda vez que a saída do estágio anteriormente menos significativa muda
__________________________________________________________________________
33
_________________________________________________________________________________________
de 0 para 1. Quanto ao dígito menos significativo do conjunto, saída A, ele muda de estada a cada pulso
de entrada.
Essas condições são satisfeitas pelo FF tipo T, chaveado na subida do pulso de clock, excetuando-de o
FF A que ainda tem que ser comutado na transição negativa do pulso de clock de entrada. Assim, em
contador inverso cada FF, exceto o primeiro tem de comutar quando o FF decrescente passa do nível 0
para o nível 1.
Para implementar-se esse contador faz-se necessário que ao invés de se utilizar a saída Q para alimentar
a entrada clock do FF do próximo estágio mais significativo, utiliza-se então a saída negada ( Q ), o que
vai satisfazer a necessidade de comutação nas transições de 0 para 1.
O circuito do contador assíncrono de 7 a 0, contagem inversa, utilizando FFs JK, com as entradas J=1 e
K=1 para implementar a função FF tipo T, e a sua respectiva carta de tempo se encontram mostrados na
figura seguinte.
MÓDULO DE UM CONTADOR
O contador síncrono direto visto anteriormente tem 16 estados de saída distintos (de 0000 a 1111). Ele é
um contador série de módulo 16. O módulo é sempre igual ao número de estados que o contador
percorre em cada ciclo completo de contagem antes de retornar ao estado original.
O módulo é limitado pelo número de FFs do contador , ou seja: Módulo ≤ 2N, onde N é o número de
FFs do contador.
__________________________________________________________________________
34
_________________________________________________________________________________________
O contador básico pode ser utilizado para gerar um módulo menor que 2N. Isto ocorre fazendo-se que
contador não exiba estados de saída, contagens, que normalmente fazem parte da seqüência de
contagem. O circuito e a sua correspondente carta de tempo mostrados na figura a seguir é de um
contador de 3 FFs, portanto seu módulo ≤ 23 ≤ 8.
Para reduzir seu módulo está demonstrada a utilização de uma porta lógica para decodificação das
saídas e utilização das entradas assíncronas CLR para alteração da seqüência de contagem. A porta
NAND é utilizada para forçar a mostragem de contagem 0, através da ativação da entrada CLR toda
vez que o contador apresentar a contagem 6, ou seja B e C=1. Assim o contador mostrará somente as
contagens 000,001,010,011,100,101, e retornará a 000, repetindo o ciclo. Como o contador apresenta
somente 6 estados diferentes de contagem, ele é um contador módulo 6.
Deve ser observado que a forma de onda na saída B contém um spike ou glitch causado pela ocorrência
momentânea do estado 110 antes de ir para 000.
CIRCUITOS DIVISORES POR N
Como visto anteriormente, o FF tipo T, que é um contador de 2, é um divisor de freqüência do sinal de

entrada por 2. Da mesma forma, um circuito contador até N eventos também divide a freqüência do
evento contado por N. Se extrairmos a forma de onda do estágio de contagem mais significativo do
contador, ele terá um período N vezes maior do que o evento de entrada que está sendo contado, e
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35
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assim a freqüência de saída será N vezes menor que a freqüência de entrada do evento de entrada. Tal
ocorrência pode ser verificada na forma de onda da saída C do contador módulo 6 visto acima, ou seja,
a freqüência do sinal de saída em C é a freqüência de clock dividida por 6.
A ilustração da divisão de freqüência se encontra na figura que se segue. Considerando que a

freqüência de clock da carta de saída do contado assíncrono de 16 eventos visto anteriormente, abaixo
representada seja 16 KHz, a saída do FF A é uma onda quadrada de 8 KHz, ou seja, a freqüência do
clock dividida por 2; a saída do FF B é uma onda quadrada de 4 KHz, ou seja, a freqüência do clock
dividida por 4; a saída do FF C é uma onda quadrada de 2 KHz, ou seja, a freqüência do clock dividida
por 8; a saída do FF D é uma onda quadrada de 1 KHz, ou seja, a freqüência do clock dividida por 16.
Como exemplo da utilização de contadores na divisão de frequência, o contador exibido na próxima

figura é um contado de módulo 10, ou contador decádico, ou contador BCD. Os contadores decádicos
tem ampla utilização na divisão de frequência do eventos a serem contados, ou seja, pulsos de clock,
por 10. Os pulsos de saída, com a frequência dividida por 10, são obtidos na saída do FF D. No
exemplo a frequência de clock de 1 MHz, aparece no sinal da saída D com 100 KHz.
DECODIFICAÇÃO DE CONTAGENS ESPECÍFICAS
Os sistemas digitais às vezes são requeridos para gerar um pulso quando um contador alcança um
contagem previamente determinada. Nesse caso é necessário um decodificador para realizar essa
função. O decodificador é obtido com portas lógicas AND ou NAND, cujas entradas são as saídas Q e
Q dos FFs do circuito contador, conforme a necessidade de geração do pulso de sinalização.
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O circuito visto anteriormente, contador decádico ou BCD, mostra um contador assíncrono de módulo
16 com um decodificador para detecção de contagem 10. Em outras palavras a saída da porta NAND
deverá apresentar um nível lógico 0 a cada vez que o contador apresentar a contagem 10 nas saídas dos
seus FFs. No caso deste circuito o resultado da detecção da contagem 10 é utilizada para retorna-lo à
contagem 0 toda vez que a contagem 10 é alcançada.
CIRCUITOS INTEGRADOS DE CONTADORES ASSÍNCRONOS
Existem vários CIs contadores assíncronos das famílias TTL e CMOS. Como exemplo será ilustrado o
CI TTL 74LS293. O diagrama lógico deste CI é mostrado na figura (a) seguinte. A figura (b) exibe o
símbolo lógico e respectiva pinagem.
O CI 74LS293 possui quatro FFs JK com as saídas Q0(LSB), Q1, Q2 e Q3(MSB). As entradas de clock,
ativas na transição negativa, para o FF1 e o FF2, são respectivamente, os pinos CP 0 (clock pulse) e
CP 1. Os pinos MR1 (master reset) e MR2 alimentam as entradas CLEAR (CD) de cada FF, através de
uma porta lógica NAND.
Os FF1, FF2 e FF3 já estão conectados como um contado série de três bits. O FF0 não está conectado
na série dos demais FFs. Para formar um contador série de 4 bits é necessário se conectar externamente
a saída Q0 à entrada CP 1.
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ASSOCIAÇÃO DE CIs DE CONTADORES ASSÍNCRONOS
Como exemplo de decodificação de contagens específicas e da possibilidade de construir-se contadores

de módulos maiores a partir da disponibilidade de contadores de módulos menores, está exposto na
figura seguinte, um contador de módulo 60, ou divisor por 60, constituído da associação de um
contador de módulo 10 e um contador de módulo 6.
Neste circuito, contador de 60 eventos, cabe ressaltar que ambos os contadores de módulo 10 e módulo
6, foram construídos com CI 74LS293, onde foi utilizada a decodificação das contagens 10 e 6,
respectivamente, e a saída mais significativa do primeiro contador, ou seja saída dividida por 10, ou
com sinalização de contagem 10 alimenta a entrada de clock do segundo contador, de módulo 6 ou
divisor por 6.
2) CONTADORES SÍNCRONOS OU PARALELOS
Como visto nos contadores assíncronos o tempo gasto para contar um evento é dependente do número
total de estágios componentes do contador. Nos contadores síncronos, ou paralelos, as entradas de clock
são alimentadas em paralelo pelo mesmo clock, e as mudanças dos estado dos FFs ocorrem
simultaneamente.
Como o sinal de clock é aplicado simultaneamente em todos os FFs, é necessátrio que as entradas
síncronas de cada FF estejam preparadas para que cada FF mude no instante apropriado. Esse efeito é
obtido utilizando-se a decodificação dos próprios sinais de saída dos FFs para alimentação das entradas
sícronas de cada estágio.
As próximas figuras (a) e (b) exibem respectivamente o circuito de um contador síncrono módulo 16 e a
tabela contendo cada um das contagens que ele exibe, entre 0 e 15.
Pode-se observar na tabela de contagem que a saída do FF do estágio imediatamente mais significativo
só muda do estado O para o estado 1, quando todos os estágios anteriormente menos significativos
estão em nível 1. Assim a decodificação, efetuada pelas portas AND do circuito, das saídas anteriores
alimenta as entradas J e K do estágio imediatamente mais significativo com um nível alto,
possibilitando que o estágio mude de estado, nesse caso de 0 para 1, na ocorrência da próxima
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ocorrência de transição ativa do pulso de clock. O estágio menos significativo, FF A, muda de estado a
cada pulso de clock.
TEMPORIZAÇÃO DE CIRCUITOS CONTADORES
No contador síncrono todos os FFs mudam de estado simultaneamente. Assim, diferentemente dos
contadores assíncronos, os atrasos de propagação dos FFs não são somados para se obter o atraso total.
Em vez disso, o tempo total de resposta de um contado síncrono, como o anteriormente mostrado, é o
tempo de resposta de um FF para comutar mais o tempo para os novos níveis lógicos se propagarem por
uma única porta lógica AND. Então no contador síncrono:
atraso total= tempo de propagação do FF + tempo de propagação da porta AND
Um contador síncrono pode operar com uma frequência de entrada muito maior que um contador
assíncrono. Por exemplo, se num determinado circuito contador de módulo 16, estiverem sendo
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utilizados FFs com tempo de propagação de 50 ns e portas lógicas (somente no contador síncrono) com
tempo de propagação 20 ns, a máxima frequência de clock de entrada a ser contada é :
Para o contador síncrono
fmax=1/Tclock, onde Tclock=50+20=70 ns ; fmax=1/70 ns = 14,3 MHz
Para o contador assíncrono (4 FFs):
fmax=1/Tclock, onde Tclock=4x50=200 ns ; fmax=1/200 ns = 5,0 MHz
CONTADORES COM CARGA PARALELA
Muitos contadores síncronos (paralelos) disponíveis em CIs podem ser carregáveis (presettable), ou
seja, podem ser inicializados com qualquer valor inicial antes do início da contagem. Essa operação de
inicialização também é denominada de carga paralela. A figura seguinte mostra o circuito lógico de um
contador up de três bits com carga paralela.
PROJETO DE CONTADOR SÍNCRONO
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A maioria dos contadores conta os eventos numa seqüência binária normal, embora suas seqüências
possam ser alteradas utilizando métodos já vistos. Existem situações, entretanto, que um contador deve
seguir uma seqüência diferente da seqüência de numeração binária, como por exemplo, quando utiliza
códigos de 4 bits diferentes do BCD 8421.
Para ilustrar uma situação dessas, será abordado o projeto de um contador síncrono decádico módulo
10, utilizando FFs JK cuja contagem dos eventos deve ser mostrado utilizando-se o código BCD 2421.
O contador desejado é de módulo 10 (N), portanto o número (K) de FFs a serem utilizados deve
atender a equação 2K ≥ N . Então K=4, ou seja, o contador precisa de 4 FFs.
Passo 1 – Tabela de contagem para o código BCD 2421
Decimal Contagem
DCBA
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 1 1 0
9 1 1 1 1
10-15 - - - -
Nas tabelas e mapas utilizados no projeto, para qualquer combinação de entradas ou resultado na saída
que não interesse ou que nunca deva ocorrer será utilizada a notação “ - ” em substituição aos níveis
lógico 0 e 1.
Passo 2– Mapa de karnaugh para a contagem desejada
DC
BA 00 01 11 10
00 0 4 - -
01 1 5 - -
11 3 7 9 -
10 2 6 8 -
Passo 3 – Mapa de mudanças para o tipo de FF utilizado
Em contadores paralelos, as saídas de todos os FFs mudam simultaneamente. Por isso, todos os FFs
após mostrarem um contagem já devem estar com as entradas síncronas preparadas para mostrar a
próxima contagem. Neste projeto está sendo utilizado o FF JK. É então necessária a construção de uma
tabela relacionando as mudanças do estado da saída e as entradas J e K.
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Mudança na saída Q Níveis lógicos

J K
0->1 (Mudança de 0 para 1) 1 -
1->0 (Mudança de 1 para 0) - 1
0->0 (0 mantido) 0 -
1->1 (1 mantido) - 0
Passo 4 – Mapa de mudanças para cada FF do contador
Observa-se que pela seqüência de contagens na tabela de contagem, que o FF C após a contagem 3
deverá estar preparado para a próxima contagem, 4, onde irá de 0->1 e que na contagem 4 deverá estar
preparado para a próxima contagem, 0, onde irá de 1->0. Essas mudanças devem ser descritas no Mapa
de Mudanças do FF C. Isso deverá ser feito para todos os FFs do contador.
Mapa Contagem Mapa Mudanças FF D

DC DC
BA 00 01 11 10 Æ BA 00 01 11 10
00 0 4 - - 00 0->0 0->0 - -
01 1 5 - - 01 0->0 0->0 - -
11 3 7 9 - 11 0->0 0->1 1->0 -
10 2 6 8 - 10 0->0 0->0 1->1 -
Mapa Contagem Mapa Mudanças FF C

DC DC
BA 00 01 11 10 Æ BA 00 01 11 10
00 0 4 - - 00 0->0 1->1 - -
01 1 5 - - 01 0->0 1->1 - -
11 3 7 9 - 11 0->1 1->1 1->0 -
10 2 6 8 - 10 0->0 1->1 1->1 -
Mapa Contagem Mapa Mudanças FF B

DC DC
BA 00 01 11 10 Æ BA 00 01 11 10
00 0 4 - - 00 0->0 0->0 - -
01 1 5 - - 01 0->1 0->1 - -
11 3 7 9 - 11 1->0 1->1 1->0 -
10 2 6 8 - 10 1->1 1->1 1->1 -
Mapa Contagem Mapa Mudanças FF A

DC DC
BA 00 01 11 10 Æ BA 00 01 11 10
00 0 4 - - 00 0->1 0->1 - -
01 1 5 - - 01 1->0 1->0 - -
11 3 7 9 - 11 1->0 1->0 1->0 -
10 2 6 8 - 10 0->1 0->1 0->1 -
Passo 5 – Mapa de JK para cada FF do contador

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Os mapas de mudança de cada FF devem ser associados às condições de J e K para mudança de saída
do FF JK.
Mapa Mudanças FF D Mapa JDKD

DC CB
BA 00 01 11 10 Æ BA 00 01 11 10
00 0->0 0->0 - - 00 0- 0- -- --
01 0->0 0->0 - - 01 0- 0- -- --
11 0->0 0->1 1->0 - 11 0- 1- -1 --
10 0->0 0->0 1->1 - 10 0- 0- -0 --
Mapa Mudanças FF C Mapa JCKC

DC CB
BA 00 01 11 10 Æ BA 00 01 11 10
00 0->0 1->1 - - 00 0- -0 -- --
01 0->0 1->1 - - 01 0- -0 -- --
11 0->1 1->1 1->0 - 11 1- -0 -1 --
10 0->0 1->1 1->1 - 10 0- -0 -0 --
Mapa Mudanças FF B Mapa JBKB

DC CB
BA 00 01 11 10 Æ BA 00 01 11 10
00 0->0 0->0 - - 00 0- -0 -- --
01 0->1 0->1 - - 01 1- -1 -- --
11 1->0 1->1 1->0 - 11 -1 -0 -1 --
10 1->1 1->1 1->1 - 10 -0 -0 -0 --
Mapa Mudanças FF A Mapa JAKA

DC CB
BA 00 01 11 10 Æ BA 00 01 11 10
00 0->1 0->1 - - 00 1- 1- -- --
01 1->0 1->0 - - 01 -1 -1 -- --
11 1->0 1->0 1->0 - 11 -1 -1 -1 --
10 0->1 0->1 0->1 - 10 1- 1- 1- --
Passo 6 – Mapa de J e K para cada FF do contador
Os mapas de mudança de cada FF devem ser associados às condições de J e K para mudança de saída
do FF JK. As expressões de saída são lidas para cada J e K do respectivo FF.
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Mapa JD Mapa KD
DC DC
BA 00 01 11 10 BA 00 01 11 10
00 0 0 - - 00 - - - -
01 0 0 - - 01 - - - -
11 0 1 - - 11 - - 1 -
10 0 0 - - 10 - - 0 -
JD=CBA KD=A
Mapa JC Mapa KC
DC DC
BA 00 01 11 10 BA 00 01 11 10
00 0 - - - 00 - 0 - -
01 0 - - - 01 - 0 - -
11 1 - - - 11 - 0 1 -
10 0 - - - 10 - 0 0 -
JC=BA KC=DA
Mapa JB Mapa KB
DC DC
BA 00 01 11 10 BA 00 01 11 10
00 0 0 - - 00 - - - -
01 1 1 - - 01 - - - -
11 - - - - 11 1 0 1 -
10 - - - - 10 - 0 0 -
JB=A KB=DA+ C A = A( D + C )
Mapa JA Mapa KA
DC DC
BA 00 01 11 10 BA 00 01 11 10
00 1 1 - - 00 - - - -
01 - - - - 01 1 1 - -
11 - - - - 11 1 1 1 -
10 1 1 1 - 10 - - - -
JA=1 KA= 1
As expressões lógicas para as entradas síncronas J e K de cada FF, estão reunidas a seguir:
JD=CBA KD=A
JC=BA KC=DA
JB=A KB=DA+ C A = A( D + C )
JA=1 KA= 1
__________________________________________________________________________
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_________________________________________________________________________________________
O circuito do contador síncrono decádico em código BCD 2421 se encontra implementado na figura a
seguir. No circuito não estão expostas as portas lógicas que codificam as impressões assinaladas nas
entradas J e K dos FFs a partir das saídas Q dos diversos estágios. As entradas assíncronas não são
utilizadas e devem ser conectadas ao nível lógico 1.
D C B A
_ _ _ _
S S S S
CBA J Q BA J Q A J Q 1 J Q
CK FFD _ CK FFC _ _ CK FFB _ CK FFA _
A K _ Q DA K _ Q A(D+C) K _ Q 1 K _ Q
C C C C
CLK
PROJETO DE CONTADOR SÍNCRONO BIDIRECIONAL (UP-DOWN)
Nesta parte será demonstrado um projeto de contador síncrono bidirecional. O projeto será para um
contador com saídas de contagem em binário puro de módulo 4 utilizando FFs JK.
Tabela e Mapa de Karnaugh para o contador
Tabela Mapa da Contagem

Decimal B A BA 00 01 11 10
0 0 0 0 1 3 2
1 0 1
2 1 0
3 1 1
O projeto de contador up-down torna necessária a realização em duas etapas, a primeira para o contador
up e a segunda para o contador down.
A- PROJETO DO CONTADOR SÍNCRONO UP
Mapas de Mudanças
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
0->0 0->1 1->0 1->1 0->1 1->0 1->0 0->1
__________________________________________________________________________
45
_________________________________________________________________________________________
Mapas JK
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
0 - 1 - - 1 - 0 1 - - 1 - 1 1 -
Mapas J
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
0 1 - - 1 - - 1
JB=A JA=1
Mapas K
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
- - 1 0 - 1 1 -
KB=A KA=1
B- PROJETO DO CONTADOR SÍNCRONO DOWN
Mapas de Mudanças
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
0->1 0->0 1->1 1->0 0->1 1->0 1->0 0->1
Mapas JK
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
1 - 0 - - 0 - 1 1 - - 1 - 1 1 -
Mapas J
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
1 0 - - 1 - - 1
JB = A JA=1
__________________________________________________________________________
46
_________________________________________________________________________________________
Mapas K
FF B FF A
BA 00 01 11 10 BA 00 01 11 10
- - 0 1 - 1 1 -
KB= A KA=1
C- PROJETO DO CONTADOR SÍNCRONO UP-DOWN
As entradas lógicas para o contador up-down são obtidas combinando-se logicamente as entradas
lógicas do contador up com as entradas lógicas do contador down. Para permitir o chaveamento entre os
dois modos de operação será utilizada uma linha lógica F, que será 1 para a contagem up e 0 para a
contagem down. A tabela a seguir expõe a combinação lógica desejada.
Contador Up OU Contador Down Contador Up-Down

JB = F.A + JB = F .A = F.A+ F . A
KB= F.A + KB= F .A = F.A+ F . A
JA= F.1 + JA= F .1 =1
KA= F.1 + KA= F .1 =1
Levando-se em conta que quando selecionada a contagem up (F=1), a contagem down ( F =0) estará
desabilitada pois a lógica comandada por F não permitirá que as entradas do FF B receba os níveis
projetados para o contador down; ao contrário somente será permitido o acesso ao FF B dos níveis
projetados para o contador up. A situação inversa também é verdadeira.
Como visto na tabela anterior, as entradas JB e KB do contador Up-Down possuem a mesma expressão
lógica F.A+ F . A , e as entradas JA e KA possuem níveis lógicos 1. O circuito implementado para o
contador Up-Down está exposto a seguir.
_
F
F
F=1 - CONT UP
F=0 - CONT DOWN
_ _
S S 1
B FFD J A FFD J
CK CK
_ _ K _ _ K
B C A C 1
CLOCK
CONTADOR SÍNCRONO DE MÓDULO 8 UP/DOWN
Como visto anteriormente em contadores em código binário diretos (crescentes ou Up) e inversos
(decrescente ou Down) a diferença entre Up ou Down reside somente em que transição do pulso de
__________________________________________________________________________
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_________________________________________________________________________________________
clock, positiva ou negativa, provenientes das saídas dos estágios anteriores, se alimenta as entradas
síncronas dos estágios posteriores.
No contador Up, o FF imediatamente mais significativo muda de estado toda vez que a saída do estágio
anteriormente menos significativa muda de 1 para 0, ou seja, sofre uma transição positiva. Nesse
contador, para alimentação das entradas síncronas do estágio sucessor, utiliza-se as transições ocorridas
nas saídas Q dos estágios antecessores.
No contador Down, o FF imediatamente mais significativo muda de estado toda vez que a saída do
estágio anteriormente menos significativa muda de 0 para 1, ou seja, sofre uma transição negativa.
Nesse contador, para alimentação das entradas síncronas do estágio sucessor, utiliza-se as transições
ocorridas nas saídas Q dos estágios antecessores.
A figura a seguir exibe um contador síncrono de módulo 8 Up/Down. A lógica adicional OU no circuito
permite o chaveamento pelas saídas Q, no modo Up, ou Q , no modo Down. O sinal de seleção
Up/ Down chaveia a opção desejada.
A carta de tempo para esse contador Up/Down está exibida abaixo:
__________________________________________________________________________
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_________________________________________________________________________________________
CONTAGENS IRREGULARES E TRUNCADAS
No projeto de contadores síncronos com FFs JK verificamos ser possível construir circuitos contadores
para executar a contagem em qualquer seqüência de códigos binários estipulado previamente. Se
comparado o código BCD 8421 com uma contagem binária em quatro bits, o código BCD 8421 é uma
contagem truncada. Os circuitos digitais às vezes necessitam de contagens irregulares, fora da
sequência natural de grandeza das quantidades decimais, ou truncadas, ou seja, contagens encerradas
em determinada grandeza decimal retornando, após essa grandeza à contagem desde o início.
Para exemplificação dessa possibilidade em projetos de contadores pelo método dos Mapas de
Karnaugh, será ilustrado o projeto de um contador para uma saída de contagem irregular e truncada.
PROJETO DE CONTADOR SÍNCRONO UTILIZANDO FF TIPO D
Para o FF tipo D, deve-se levar em conta que quando o contador estiver exibindo a contagem presente,
as entradas D dos FFs devem estar com os estados a serem apresentados pela próxima contagem a ser
exibida, pois quando houver a ocorrência do próximo evento contado, ou seja, o próximo pulso de
clock, os FFs mudarão de estado apresentando em suas saídas os estados atuais de suas respectivas
entradas D.
Passo 1 – Tabela e Mapa de Karnaugh para contagem irregular e truncada
Tabela Mapa de Karnaug

Decimal C B A
0 0 0 0 CB
2 0 1 0 A 00 01 11 10
4 1 0 0 0 0 2 6 4
3 0 1 1 1 - 3 7 -
6 1 1 0
7 1 1 1
Passo 2 – Tabela de estados presentes e próximos
Contagem CBA Contagem DC DB DA

Presente Próxima
0 0 0 0 2 0 1 0
2 0 1 0 4 1 0 0
4 1 0 0 3 0 1 1
3 0 1 1 6 1 1 0
6 1 1 0 7 1 1 1
7 1 1 1 0 0 0 0
__________________________________________________________________________
49
_________________________________________________________________________________________
Passo 3 – Mapas D dos FFs e expressões de entradas
Mapas para entradas D das contagens futuras
Mapa DC Mapa DB Mapa DA
CB CB CB
A 00 01 11 10 A 00 01 11 10 A 00 01 11 10
0 0 1 1 0 0 1 0 1 1 0 0 0 1 1
1 - 1 0 - 1 - 1 0 - 1 - 0 0 -
DC= C B + B A DB= B + C A + C A DA= C A

O circuito do contador síncrono para a contagem determinada se encontra implementado na figura a
seguir. No circuito não estão expostas as portas lógicas que codificam as impressões assinaladas nas
entradas D dos FFs a partir das saídas Q dos diversos estágios. As entradas assíncronas não são
utilizadas e devem ser conectadas ao nível lógico 1.
_ _ _ _ _ _
CB+BA B+CA+CA CA
0 0 0
S S S
D C D B D A
FF C _ FF B _ FF A _
CLK C CLK B CLK A
R R R
0 0 0
CIRCUITOS INTEGRADOS DE CONTADORES SÍNCRONOS
Como exemplo será visto o CI 74LS193. Este CI é descrito como contador crescente/decrescente
(up/down) síncrono de módulo 16 com carga paralela e reset assíncronos. As figuras abaixo exibem: (a)
símbolo lógico do CI 74LS193, (b) descrição de suas entradas e saídas e (c) a tabela de seleção dos seus
modos de operação.
__________________________________________________________________________
50
_________________________________________________________________________________________
__________________________________________________________________________
51
_________________________________________________________________________________________
Exemplificando a funcionalidade do CI 74 LS193 como contador crescente estão as figuras acima (a)
representando a interconexão do CI ao circuito, onde as entradas de dados paralelos estão
permanentemente conectadas aos níveis 1011 e (b) a carta de tempo do circuito, considerando-se que o
contador está inicialmente em 0000.
No próximo exemplo, o CI 74LS193 está sendo utilizado como contador decrescente, sendo que a
figura (a) mostra sua interligação ao circuito, onde as entradas de dados paralelos estão
permanentemente conectadas aos níveis 0111 e (b) a carta de tempo do circuito, considerando-se que o
contador está inicialmente em 0000.
CONTADOR DE MÓDULO VARIÁVEL UTILIZANDO CI 74LS193
Os contadores que permitem carga paralela podem ser conectados para se obter módulos diferentes sem
a necessidade de utilização de portas lógicas adicionais para decodificação.
As lógicas para geração dos pulsos TC U e TC D no CI 74LS193 são as mostradas nas figuras (a) e (b)
respectivamente.
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O circuito da figura (a) abaixo expõe a implementação de um contador de módulo 5 pelo CI 74LS193,
que é de módulo 16. O contador em questão é decrescente, e apresenta em sua saída as contagens de 5
a 0. A carta de tempo do circuito exposta na figura (b) demonstra que o contador é decrementado nas
transições positivas de CPD nos instantes de t1 até t5. Em t5 o contador está no estado 0000. Quando CPD
vai para 0 em t6 ele força TC D a ir para 0. Isto imediatamente ativa a entrada PL que coloca o contador
de volta no estado 0101. Deve ser observado que o pequeno intervalo de tempo de permanência em 0 de
TC D se deve ao fato de que a saída do contador ao apresentar brevemente este estado 0000 é
recolocada em 0101 por atuação de PL , gerando portanto um pulso estreito em TC D.
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ASSOCIAÇÃO DE CIs CONTADORES SÍNCRONOS
As saídas TC U e TC D são utilizadas quando há necessidade de utilização de diversos CIs para

construção de contadores com módulo maior. Como exemplo, a figura seguinte mostra dois CIs
conectados para formar um contador crescente/decrescente de dois estágio para aumentar efetivamente
o intervalo de contagem de 0-15 de cada CI individual para 0-255 (4 FFs em cada estágio). O estágio à
esquerda é o estágio de mais baixa ordem e é disparado pela entrada de clock crescente ou pela entrada
de clock decrescente. As saídas deste estágio, TC U e TC D, são conectadas às entradas de clock do
estágio de mais alta ordem. O circuito possui os sinais de comando de entrada de Load , para carga
paralela de 8 bits de dados e de Reset para zeramento do contador.
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CAPÍTULO 4
CIRCUITOS MULTIVIBRADORES
Os circuitos multivibradores se dividem em três tipos: multivibradores biestáveis, ou seja, os FFs, que
possuem dois estados estáveis; os monoestáveis, que somente possuem um estado estável; e os astáveis,
que não possuem nenhum estado estável. A seguir uma definição mais detalhada dos três tipos
anteriormente definidos.
MULTIVIBRADOR BIESTÁVEL
Apresenta os dois estados lógicos estáveis em sua saída, ou seja, a cada pulso de comando de entrada há
uma comutação no estado da saída. O estado da saída somente será novamente alterado se outro pulso
de comando de entrada ocorrer.
MULTIVIBRADOR MONOESTÁVEL
Apresenta somente um estado lógico estável em sua saída. O outro estado é instável. Se por aplicação
de um pulso de comando na entrada a saída for levada ao estado instável, após decorrido um
determinado tempo a saída voltará automaticamente ao estado estável.
MULTIVIBRADOR ASTÁVEL
A saída desse circuito não apresenta nenhum dos estados lógicos estáveis em sua saída. Isto significa
que a saída permanecerá por um determinado tempo em um estado lógico, e logo após, há uma
comutação para o outro estado lógico. Após um tempo determinado tempo no segundo estado lógico,
voltará automaticamente a apresentar o primeiro estado, automaticamente, sem que tenha havido
qualquer comando de entrada, executando dessa forma, uma oscilação própria entre os dois estados
lógicos.
1) CIRCUITOS MULTIVIBRADORES MONOESTÁVEIS
Este circuito digital está de algum modo relacionado com o Flip-Flop, que é um multivibrador
biestável. Da mesma forma que o FF, o multivibrador monoestável possui duas saídas Q e Q , que são o
inverso uma da outra. Ao contrário do FF, o monoestável possui apenas um estado de saída estável,
normalmente Q=0 e Q =1, onde assim permanece até que seja comutado por um sinal de entrada. Uma
vez comutado, o monoestável vai para o estado quase-estável, normalmente Q=1 e Q =0, e assim
permanece neste estado por um período fixo de tempo tp, que geralmente é determinado por uma
constante de tempo RC, calculada a partir dos valores dos componentes de temporização externos RT e
CT. Após o tempo tp as saídas Q retornam ao seu estado de repouso.
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Existem dois tipos de monoestáveis disponíveis em circuitos integrados, os monoestáveis redisparáveis

e os monoestáveis não-redisparáveis.
MONOESTÁVEL NÃO-REDISPARÁVEL
As figuras a seguir mostram a operação de um monoestável não-redisparável: (a) exibe o símbolo e os

componentes externos de temporização e (b) exibe a resposta de sua saída ao disparo de entrada
realizado na transição positiva do pulso na entrada T (Trigger).
Nas formas de onda de resposta pode-se observar que as transições positivas nos pontos d e f não tem
efeito na resposta porque o circuito é não-redisparável e não sofre a influência do comando de entrada
enquanto estiver no estado quase-estável.
A duração do pulso de saída é sempre a mesma, independentemente da duração do pulso de entrada. A

duração de tp depende apenas de RT e CT e do circuito interno do monoestável. Um monoestável típico
possui um tp dado pela expressão tp=0,7 RT CT.
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MONOESTÁVEL REDISPARÁVEL
O monoestável redisparável funciona de modo similar ao não-redisparável, e a diferença existente é que

o redisparável é que ele pode ser disparado novamente durante seu estado quase-estável, iniciando a
temporização de um novo pulso de saída de duração tp.
Um monoestável redisparável começa um novo intervalo de tempo tp a cada vez que um pulso de
disparo é aplicado à entrada, independente do estado em que se encontrar a sua saída Q no momento do
disparo. Se os pulsos de disparo forem aplicados à uma taxa alta suficiente podem fazer com que o
monoestável seja constantemente redisparado antes do término do intervalo de tempo tp em curso,
fazendo assim, que a saída Q permaneça em nível alto.
As figuras seguintes expõem em (a) a resposta comparativa entre os dois tipos de monoestáveis com
tp=2 ms e (b) a resposta de um monoestável redisparável com tp=2ms sendo disparado por uma série de
pulsos na entrada com intervalo de 1 ms.
DISPOSITIVOS SCHMITT-TRIGGER
Um dispositivo que possui uma entrada Schmitt-trigger, possui características de memória que torna
possível sua utilização em situações especiais. Ele é projetado para receber sinais com transições lentas
e produzir saídas com transições livres de oscilações. A saída de um dispositivo Schmitt-trigger
geralmente tem um transição rápida (normalmente de 10 ns) que é independente das características do
sinal de entrada.
A funcionalidade das entradas com Schmitt-trigger reside em que suas mudanças decorrem de níveis
fixos de tensão para transição, assim eliminando as oscilações decorrentes durante a passagem do pulso
pelas regiões de tensão para as quais não há a definição de entendimento de nível lógico pela entrada
que está sendo alimentada. No caso da porta inversora, a saída não muda do nível alto para baixo até
que a entrada ultrapasse a tensão limiar superior, VT+. Uma vez que tenha havido essa transição, mesmo
que a tensão de entrada retorne a um nível inferior a VT+ não haverá alteração (característica de
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memória) até que a tensão na entrada caia abaixo da tensão limiar inferior VT-. Os valores das tensões
de limiar variam de uma família lógica para outra, mas VT- sempre é menor que VT+.
As figuras próximas exibem em (a) a resposta de uma porta inversora comum que está recebendo em
sua entrada um sinal com tempo de transição lento e (b) uma porta inversora Schmitt-trigger e sua
resposta a uma entrada com transição lenta. O inversor Schmitt-trigger e todos os outros dispositivos
com esse tipo de entrada usam um símbolo especial mostrado na figura (b).
CIRCUITOS INTEGRADOS DE MULTIVIBRADORES MONOESTÁVEIS
Vários CIs monoestáveis estão disponíveis nas versões redisparável e não-resdisparável: CI 74121 - um
monoestável não-redisparável; CIs 74221, 74LS221 e 74HC221 - duplos monoestáveis não-
redisparáveis; CIs 74122 e 74LS122 - um monoestável redisparável; CIs 74123, 74LS123 e 74HC123 –
duplos monoestáveis redisparáveis.
A figura seguinte mostra o símbolo lógico para o CI monoestável não-redisparável 74121. Ele possui
internamente portas lógicas que possibilitam diversas formas de disparo do monoestável através das
entradas A1, A2 e B. A entrada B é uma entrada Schmitt-trigger que permite um disparo confiável por
sinais de transição lenta. Para disparo do monoestável é necessário uma combinação nessas entradas de
tal forma a gerar uma transição positiva na entrada T do monoestável. Por exemplo, as entradas A1 e A2
devem estar em nível 0 quando uma transição positiva ocorrer na entrada B.
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Os pinos RINT, REXT/CEXT e CEXT são usados para conexão do resistor e capacitor externos calculados
para obter-se a duração do pulso de saída desejada. A largura aproximada do pulso de saída de um
monoestável 74121 é dado por tp=0,7 RTCT. O valor de RT pode variar entre 2 a 40 k Ω e CT pode
variar até 1000 microfarads.
APLICAÇÕES DE CIs MULTIVIBRADORES MONOESTÁVEIS
Os multivibradores geralmente são utilizados em aplicações simples de temporização que utilizam

intervalos de tempo tp predefinidos. Algumas aplicações estão exemplificadas a seguir.
GERAÇÃO DE PULSOS DE TEMPORIZAÇÃO
A figura seguinte expõe três monoestáveis não-redisparáveis que produzem três pulsos de saída
seqüências com durações tp diferentes e os pulsos gerados. A notação 1 antes dos pulsos no interior dos
blocos moestáveis indica que eles são não-regatilháveis.
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DETECÇÃO DE FREQUÊNCIAS
Um monoestável redisparável pode ser usado como detector de freqüência de pulsos que detecta
quando a freqüência dos pulsos de entrada estiver abaixo de um valo predetermindado. Para limpar-se o
circuito para liberação para operação é necessário o acionamento momentâneo da chave SW1. Como o
monoestável é redisparável, para freqüências iguais ou superiores a 1 KHz, cujo período é igual ou
menor que 1 ms, conectadas à entrada, o circuito regatilhável permanecerá no estado quase-estável
enquanto o sinal estiver presente. Isto não permitirá o cloqueamento do FF, pois o sinal na entrda CLK
estará em nível permanentemente alto. Caso a freqüência na entrada do multivibrador caia à valores
inferiores a 1 KHz, permitirá que a saída Q=1 do monoestável volte ao estado estável, ou seja, Q=0,
gerando uma transição positiva na entrada de clock, o que levará a saída X do circuito para 1.
2) CIRCUITOS MULTIVIBRADORES ASTÁVEIS
A saída dos multivibradores astáveis oscila entre dois estados instáveis. Eles são bastante úteis para
gerar sinais de clock em sistemas digitais síncronos. Vários multivibradores astáveis são de uso comum.
A seguir exemplificaremos dois tipos de astáveis utilizando CIs.
OSCILADOR SCHMITT-TRIGGER
A figura seguinte mostra como uma porta inversora com entrada Schmitt-Trigger pode ser conectado
como um oscilador. O sinal de saída VOUT é aproximadamente uma forma de onda quadrada com uma
freqüência que depende dos valores de R e C. A relação entre a freqüência e os valores de RC para três
diferentes inversores Schmitt-trigger também constam da figura. Deve ser observado que o circuito para
de oscilar se o valor de R não estiver abaixo doslimites estabelecidos para cada CI.
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A figura a seguir demonstra as formas de ondas desenvolvidas na entrada da porta inversora Schmitt-
trigger, ou seja, a tensão sobre o capacitor (Vc) e na saída da porta inversora.
Tensão de entrada do Vcc
inversor (Vc) VT+

VT-
0
Tensão de saída do Vcc
inversor
CI TEMPORIZADOR 555 USADO COMO MULTIVIBRADOR ASTÁVEL
O Circuito Integrado Temporizador 555 é um dispositivo compatível com TTL que pode operar em
diferentes modos, tanto como multivibrador monoestável como astável. Ele é composto de
internamente por cinco circuitos básicos: 1) comparador inferior; 2) comparador superior; 3) FF
interno; 4) transistor de descarga e 5) driver de saída. A próxima figura expõe seus principais
componentes internos.
VCC RESET
8 4
5K 6
2/3
VCC
5 7
COMP.
SUPERIOR S TRANSISTOR
DESCARGA
5K FF
COMP. R
INFERIOR
1/3 DRIVER
VCC 3
2 DE SAÍDA
5K TIMER 555
1
GND
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O comparador inferior compara a voltagem na sua entrada (pino 2) com 1/3 de VCC. A tensão de VCC
pode ser de 4,5 a 18 V. Se a voltagem no pino 2 é menor que 1/3 de VCC o comparador inferior produz
uma voltagem de saída baixa, o que libera uma entrada RESET para o FF interno.
O Comparador superior compara a volatagem na entrada do pino 6 com 2/3 de VCC. Se a voltagem no
pino 6 for maior que 2/3 de VCC, ele libera um entrada SET para o FF interno. O pino 5 pode ser
utilizado para mudar a voltagem de threshold do comparador superior de 2/3 de VCC para outro valor.
Normalmente esse artifício não é utilizado e o pino 5 é conectado à terra através de um capacitor de
0,01 µ F.
Se o FF interno está ligado, ele satura o transitor de descarga e também causa a produção de uma saída
alta através do driver de saída. Consequentemente, se o FF está desligado, o transistor de descarga está
em corte e a saída do driver de saída é zero.
A figura seguinte mostra como componentes externos podem ser conectados ao CI de forma que ele
opere como multivibrador astável. A sua saída será uma forma de onda retangular repetitiva que comuta
entre os dois níveis lógicos, sendo a duração em cada nível, t1 e t2, determinada pelos valores de R e C.
A freqüência de oscilação é o inverso do período T.
Sua operação se dá na seguinte forma: a) assumindo no instante inicial que o transistor de descarga esta
cortado (V no pino 2 é menor que 1/3 de VCC), o capacitor se carrega atavés de RA e RB; b) Quando a
voltagem no capacitor atinge 2/3 de VCC o comparador superior vai para saída zero (V no pino 6 tende
a ser maior que 2/3 de VCC) e sua saída satura o transistor de descarga levando o pino 7 para o
potencial de VCE saturado. Então o capacitor se descarrega através de RB; c) Quando a voltagem sobre o
capacitor tende a ser inferior a 1/3 de VCC o FF é resetado, levando o transistor de descarga ao corte, e
assim o capacitor começa a se carregar novamente e, d) o processo se repete indefinidamente,
resultando na forma de saída astável desejada.
As fórmulas para o cálculo dos intervalos de tempo t1 e t2, e do período total de oscilação, T, também
constam da figura. Como as fórmulas indicam, os intervalos t1 e t2 não podem ser iguais a não ser que
RA seja zero. Isso não pode acontecer pois geraria uma corrente excessiva através do dispositivo. Isso
significa que é impossível produzir uma onda quadrada na saída com um ciclo de trabalho de 50 %.
Entretanto, é possível conseguir um ciclo de trabalho bem próximo de 50 % fazendo RB >> RA (desde
que RA seja maior que 1 K Ω ), de forma que t1 ≈ t2.
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A figura a seguir demonstra as formas de ondas desenvolvidas nos pinos de entrada 2 e 6, ou seja, a
tensão sobre o capacitor (Vc) e na saída da porta inversora.
Tensão de entrada Vcc
nos pinos 2 e 6 do 2/3 Vcc
inversor (Vc) 1/3 Vcc

0
Tensão do FF Vcc
interno e de saída do
CI (pino 5)
0
Para exemplificar, será calculada a freqüência e o ciclo de trabalho da forma de onda de saída do
multivibrador astável implementado com CI 555 para C=0,001 µ F, RA=2,2K Ω e RB=100 K Ω :
t1= 0,693 RBC= 0,693 (100 K Ω )(0,001 µ F)= 69,3 µ s

t2= 0,693 (RA + RB)C= 0,693 (102,2 K Ω )(0,001 µ F)= 70,7 µ s
T= t1+t2 =69,3 + 70,7 = 140 µ s
f= 1/T= 1/140 µ s = 7,29 KHz
Taxa de Ciclo= t2/T=70,7 / 140 = 50,5 %.
3) APLICAÇÕES DE CONTADORES E MULTIVIBRADORES EM SISTEMAS DIGITAIS
RELÓGIO DIGITAL
Uma das mais comuns aplicações de contadores é o relógio digital. Para construção de um relógio
digital é necessária uma freqüência básica bastante controlada, denominada base de tempo. Em relógios
digitais que operam com bateria, a base de tempo é obtida normalmente de um oscilador a cristal.
Aqueles que trabalham com tensão AC da rede de energia elétrica, podem se utilizar da freqüência de
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60 Hz da própria rede. Em qualquer caso, a base de tempo deverá ser de 1Hz ou 1 pulso por segundo
(pps).
A figura seguinte exibe o diagrama de blocos básico de um relógio digital que opera com 60 Hz. Uma
amostragem do sinal de 60 Hz é enviada para um circuito Schmitt-trigger para produzir pulsos
quadrados a uma taxa de 60 pps. Um contador de módulo 60 é utilizado para obtenção da base de
tempo de 1 pps. O sinal de base de tempo alimenta um contador que conta de 0 a 59. Transcorrida a
contagem de 60 segundos, ou 60 pulsos de 1s (base de tempo), o contador de segundos vai para 1 e
fornece um pulso para o contador de minutos, que conta eventos de um pulso por minuto. Da mesma
forma que o contador de segundos, o contador ao atingir a 60a contagem, volta a zero e envia um pulso
ao próximo contador, contador de horas. O contador de horas, visto em detalhes mais adiante, é um
contador de 0 a 12, que mostra a contagem 01 ao invés de exibir a contagem 13. Ele recebe pulsos de
clock do contador de minutos a taxa de 1 pulso por hora (60 minutos).
O contador de horas está detalhado na próxima figura. Ele constituído de um contador BCD decádico
(para as unidades de hora e um único FF para a dezena de horas). Quando o contador estiver exibindo a
contagem 12 e receber um próximo pulso de clock, a seguinte situação ocorre Q1 e Q0 tenderiam a ir
para 1 (3 unidades). Entretanto, nesse momento a saída do FF X se encontra em 1, e isso estabelece que
as três entradas da porta NAND que alimenta o pino de carga paralela ( PL ) receba todas as entrada em
1 (X, Q1 e Q0), gerando um nível baixo em sua saída. Esse nível zero na saída da NAND faz a carga
paralela no CI com valor de 0001 presentes em suas entradas paralelas ao mesmo tempo que reseta o FF
para X=0. Assim, o contador que mostraria 13, é ajustado para mostrar 01.
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FREQUENCÍMETRO
Um frequencímetro é um circuito que pode medir a freqüência de um sinal. Um dos métodos mais
diretos para construir o medidor de freqüência é mostrado na próxima figura.
As entradas da porta AND se destinam aos pulsos de freqüência desconhecida, a ser medida, fx, e ao um
pulso de amostragem (SAMPLE), que controla por quanto tempo os pulsos de fx podem passar pela
porta AND da entrada para o contador. O contador é constituído de contadores em código BCD em
cascata, e a unidade de decodificador/display converte as saídas BCD para apresentação no display de
sete segmentos.
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Antes da admissão da fx ao contador, um pulso CLEAR é aplicado ao contador para inicia-lo em 0.

Durante o intervalo de amostragem, os pulsos de freqüência desconhecida passarão pela porta AND e
serão contados pelo contador. Ao término do pulso de amostragem, a saída da porta AND retorna a 0 e
o contador pára de contar.
O resultado da contagem de pulsos que ocorrem durante o intervalo de tempo de amostragem,

conhecido, é uma medida de freqüência, ou seja, de número de pulsos por unidade de tempo. Por
exemplo, se a quantidade de pulsos contados pelo contador fosse de 1.000, e o pulso de amostragem
tivesse um segundo de duração, a freqüência medida seria de 1000 pps. Se os mesmos 1000 pulsos
tivessem sido contados durante um intervalo de amostragem de 0,1 s , a freqüência seria de 10.000 pps.
A exatidão desse método reside na duração do intervalo de amostragem. O circuito da próxima figura é
comumente utilizado para obtenção de diversos tempos de amostragem. O circuito é constituído de um
oscilador a cristal de 100 KHz, cuja a forma de onda é transformada em pulsos quadrados pelo
conformador de pulsos (Schmitt-trigger). Após, essa freqüência é sucessivamente dividida por 10 por
circuitos contadores decádicos (binários ou Johnson), fornecendo em suas respectivas saídas pulsos de
saída com períodos multiplicados por 10, a cada contador. A chave rotativa é utilizada para selecionar
uma dessas freqüências para a entrada do FF JK. A saída do FF será a freqüência selecionada dividida
por 2. Por exemplo, se a chave estiver na posição 1, os pulsos de 1 Hz aplicados ao FF, estarão
presentes em sua saída Q coma freqüência de 0,5 Hz, ou período (T) de 2 segundos. Como a duração do
pulso de saída do FF em nível 1 (tp) é T/2, tp será de 1s. Na posição 2, o intervalo de amostragem será
de 0,1 s, e assim por diante.
A figura seguinte exibe o esquema de um frequencímetro mais completo e suas formas de onda. O
circuito contém um monoestável e um FF JK, e a porta AND possui três entradas, uma das quais é a
saída X do FF.Os pulsos de amostragem (SAMPLE), gerados pelo circuito visto anteriormente, estão
conectados na porta AND e também na entrada clock do FF.
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CAPÍTULO 5
CIRCUITOS REGISTRADORES DE DESLOCAMENTO
Um registrador de deslocamento (Shift Register) é um grupo de FFs organizados de modo que os

números binários armazenados nos FFs sejam deslocados de um FF para o seguinte a cada pulso de
clock. Um registrador de deslocamento de N bits é composto por N FFs. Geralmente operações lógicas
ou aritméticas não são realizadas nestes registradores, a sua função é simplesmente reter a palavra
binária por um determinado período de tempo.
1) REGISTRADORES DE DESLOCAMENTO COM FFs JK
As figura a seguir (a) mostra uma forma de organizar os FFs JK como um registrador de deslocamento
de quatro bits, e (b) mostra os dados da entrada deslocados para a direita de acordo com a quantidade de
pulsos de clocks aplicados.
Deve ser observado que os FFs estão conectados de maneira que o valor da saída X3 é transferido para
X2, o valor de X2 para X1 e o de X1 para X0. Isso faz com que a cada borda ativa do pulso de
deslocamento o FF da direita receba o valor que estava armazenado previamente no FF da esquerda. O
FF X3recebe o valor determinado pela entradas J e K , neste caso os valores de DATA IN. Na carta de
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tempo das saídas é assumido que antes do primeiro pulso de deslocamento todos os FFs estavam
resetados.
2) REGISTRADORES DE DESLOCAMENTO COM FFs D
Os registradores de deslocamento com FFs tipo D são implementados de maneira análoga ao

implementado com FFs JK. Para ilustrar sua construção, as figuras seguintes exibem em (a) dois
registrados de deslocamento de três bits conectados para transferência de dados de um para o outro, e
em (b) a transferência serial dos dados 101 do registrado X para o registrador Y.
O último FF do registrador X está conectado à entrada D do registrador Y2, e assim quando os pulsos de
deslocamento são aplicados a transferência da informação acontece da seguinte forma: X2->X1>X0-
>Y2->Y1->Y0.
Os FFs da figura anterior podem ser facilmente conectados de maneira que o deslocamento de
informações seja da direita para a esquerda, isto é, caso se deseje um deslocamento para direita a saída
a saída Y0 seria conectada a entrada D de Y1, a saída Y1 seria conectada a entrada D de Y2, e assim
sucessivamente. Deve ser observado que neste caso a entrada D de Y0 deveria ser alimentada com nível
0.
3) CONTADORES COM REGISTRADORES DE DESLOCAMENTO
Registradores de deslocamento que usem realimentação, ou seja, aqueles cuja saída do último FF é
conectada à entrada do primeiro FF, podem ser utilizados na construção de circuitos contadores.
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CONTADOR EM ANEL
O contador em anel é essencialmente um registrador de deslocamento circular. A figura (a) seguinte

mostra essa configuração construída com FFs tipo D, com deslocamento da esquerda para a direita e
com circulação de retorno de Q0 para Q3. Na maioria dos casos um único nível 1 está em um dos FFs do
registrador e esse circula por todo o registrador enquanto os pulsos de clock são aplicados, daí a
denominação de contador em anel.
A figura (b) mostra os diversos estados dos FFs do contador à medida que são aplicados os pulsos de
clock, admitindo o estado inicial Q3=1 e Q2=Q1=Q0=0.
Esse contador funciona como um contador de módulo 4, uma vez que apresenta quatro estados distintos
antes que a seqüência se repita. Ele não segue a seqüência de contagem binária, mas é um contador
porque possui 4 estados de saída distintos. A saída de cada FF tem uma freqüência igual a 1/4 da
freqüência do clock. A tabela a seguir demonstra a seqüência de contagem desse contador.
Contadores em anel podem ser construídos para qualquer módulo desejado. Um contador em anel de
módulo N utiliza N FFs. De modo geral, um contador em anel necessitará de mais FFs do que um
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contador binário de mesmo módulo. Por exemplo, um contador em anel de módulo 8 necessita de 8
FFs, enquanto um contador binário de módulo requer apenas 3 FFs.
Apesar de menos eficiente no uso de FFs, um contador em anel é útil porque pode ser decodificado sem
uso de portas decodificadoras. Sua utilização é especialmente útil em aplicações em que o contador é
usado para controlar as seqüências de operações em um sistema.
Para funcionar corretamente, o contador em anel tem que iniciar com apenas um FF no estado 1 e todos
os demais no estado 0. Assim, o contador deve ser colocado no estado inicial desejado antes da
aplicação dos pulsos de clock. Um método para se obter esse efeito é a utilização do circuito a seguir
exposto. Ao se energizar o circuito, o capacitor será carregado de maneira relativamente lenta. A saída
do inversor Schmitt-trigger 1 permanecerá em nível alto e a saída do inversor 2 permanecerá baixa até
que a tensão do capacitor exceda a tensão de limiar positivo VT+ da entrada do inversor 1 (em torno de
1,7 V). Isso mantém a entrada PRÉ de Q3 e as entradas CLR de Q2,Q1 e Q0 em nível baixo pelo tempo
suficiente para que seja inicializado em 1000.
CONTADOR JOHNSON
O contador Johnson ou contador em anel torcido é construído exatamente como um contador em anel,
exceto pelo fato de que a saída invertida do último FF é que está conectada à entrada do primeiro. A
figura seguinte exibe um contador Johnson de três bits.
A cada transição positiva do pulso de clock o nível de Q2 é deslocado para Q1, o de Q1 para Q0, e o
inverso do nível de Q0 é deslocado de volta a Q2. A carta de tempo a seguir exibe as formas de onda de
saídas do contador anterior, considerando-se que todos os FFs estão inicialmente em 0.
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Pelo exame das formas de onda de saída do contador Johnson visto observa-se que: a) este contador
possui seis estados distintos: 000, 100, 110, 111, 011,001. Portanto, seu módulo é 6; b) a forma de onda
da saída de cada FF é uma onda quadrada (50 % de taxa de ciclo) com um sexto da freqüência de clock;
c) as formas de onda de duas saídas sucessivas estão deslocadas de um período de clock.
A tabela seguinte exibe os estados de contagem do contador.
Concluindo, o módulo de um contador Johnson será sempre igual a duas vezes o número de FFs do
contador, ou seja, um contador Johnson de módulo N (onde N é um número par) é constituído por N/2
FFs, e todas as saídas dos FFs apresentarão a freqüência do clock dividida por N.
DECODIFICANDO AS SAÍDAS DE UM CONTADOR JOHNSON
No contador em anel somente um FF apresentará uma saída alta para cada estado da contagem. No
contador Johnson, entretanto, existe uma combinação única de duas saídas para cada contagem. Por
exemplo, nas contagens de saídas do contador Johnson de 3 FFs, módulo 6, existirão as seguintes
combinações únicas Q2Q0=00, Q2Q1=10, Q1Q0=10, Q2Q0=11, Q2Q1=10 e Q1Q0=01. Seja qual for
número de FFs do contador Johnson sempre haverá uma combinação única de estados de duas saídas
presentes em cada contagem. Assim, sempre poderão ser utilizadas portas AND de duas entradas para
decodificação de cada estado de contagem. As portas de decodificação e a tabela de contagem para um
contador Johnson de 3 FFs estão exibidas na próxima figura.
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Contadores Johnson representam um meio-termo entre contadores binários e contadores em anel. Um

contador Johnson requer um menor número de FFs que um contador em anel; entretanto, geralmente
necessita de mais FFs que um contador binário. Ele possui mais circuitos decodificadores do que um
contador em anel, porém menos do que no contador binário. Portanto, às vezes ele se apresenta como a
melhor escolha para determinadas aplicações.
Existem muito poucos contadores em anel ou contadores Johnson disponíveis como circuitos
integrados. A razão para isso é que é relativamente simples pegar um CI registrador de deslocamento e
conectá-lo como contador em anel ou como contador Johnson. Alguns dos CIs contadores Johnson
CMOS (74HC4017, 74HC4022) incluem o circuito de decodificação completo no mesmo chip do
contador.
4) CIRCUITOS INTEGRADOS DE REGISTRADORES
Os vários tipos de registradores podem ser classificados de acordo com a maneira pela qual os dados
podem ser apresentados ao registrador para armazenamento e pela qual os dados são fornecidos pelo
registrador, a saber:
- Entrada paralela/saída paralela
- Entrada serial/saída serial
- Entrada paralela/saída serial
- Entrada serial/saída paralela
CIs DE ENTRADA PARALELA / SAÍDA PARALELA
CI 74174
As figuras seguintes exibem: (a) o diagrama lógico do CI 74LS174 (também o 74HC174) e (b)
seu símbolo lógico. Ele é um registrador de 6 bits com as entradas paralelas D5 a D0, e saídas paralelas
Q5 a Q0. Os dados paralelos são carregados na subida do sinal de entrada de clock CP. Um entrada de
reset geral, MR pode ser usada para resetar assincronamente todos os FFs.
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O 74ALS174 é normalmente usado para transferência síncrona paralela de dados. Entretanto, este CI
pode ser conectado para uma transferência serial de dados. Para tal, as saídas Q5, Q4, Q3, Q2 e Q1 devem
ser conectados respectivamente às entradas D4, D3, D2, D1 e D0. O circuito assim constituído tem a
entrada D5 como entrada serial e a saída Q0 como a saída serial do registrador de deslocamento a direita
de 6 bits.
CI 74178
O CI 74178 (também o CI 74HC178) é um registrador de deslocamento de 4 bits que tem entrada

paralela de dados (P0 a P3) e saídas paralelas (Q0 a Q3). Ele também possui uma entrada serial de dados
DS e duas entradas de habilitação: PE (habilitador paralelo) e SE (habilitador serial). As figuras
seguintes exibem em (a) o diagrama lógico do CI 74178 e em (b) a tabela de seleção de modo de
operação. Da tabela observa-se: que se SE=1, os dados serão deslocados da esquerda para direita na
descida da entrada de clock CP, não importando o nível lógico na entrada PE; que a transferência
paralela da entradas de dados ocorre na descida do pulso de clock quando SE=0 e PE=1; que quando
SE=0 e PE=0 faz com que os FFs mantenham seu níveis atuais.
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O símbolo lógico do CI 74178 é exibido a seguir.
A próxima figura exibe o CI 74178 conectado para funcionar como um contador em anel de 4 bits. A
saída Q3 é conectada de volta à entrada DS. As entradas paralelas de dados estão permanentemente
configuradas com 0001, e a entrada PE está permanentemente em alto. A entrada SE está inicialmente
em 0. Isto permite que cada descida do clock CP faça uma carga paralela de 0001 no registrador. Então
SE é chaveada para 1 (modo deslocamento), onde permanece, permitindo o deslocamento circular do
único nível 1. Para formar um contador Johnson basta acrescentar uma porta inversora entre a saída Q3
e a entrada DS.
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CIs DE ENTRADA SERIAL / SAÍDA SERIAL
CI 4731B
O CI 4731B é um registrador de deslocamento CMOS quádruplo de 64 bits de entrada serial e saída

serial. Ele contém quatro registradores de deslocamento idênticos de 64 bits no mesmo chip. Cada
registrador interno de 64 bits possui uma entrada serial DS, uma entrada de clock CP que é ativa na
descida do pulso e uma saída serial no último FF, Q63. Esta saída possui um buffer (símbolo triangular
sem a bolha de inversão), que não altera o nível do sinal e, somente aumenta a capacidade de
fornecimento de corrente do circuito. A figura seguinte exibe o diagrama lógico interno do CI 4731B.
Um registrador de deslocamento é utilizado frequentemente para atrasar um sinal digital por um

número inteiro de ciclos de clock. O sinal digital é aplicado na entrada serial do registrador de
deslocamento é deslocado por sucessivos pulsos de clock até que alcance o final do registrador, onde
aparece na saída como sinal atrasado. A figura a seguir exibe esta aplicação. Admitindo-se que a
entrada DS ficou em 0 por um longo tempo e que os pulsos de clock vinham sendo aplicados
normalmente, o registrador estaria todo preenchido com 0. Então DS vai para um imediatamente antes
de t0, e as descidas de CP fazem com que esse nível 1 seja propagado no registrador de deslocamento
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por 64 pulsos de clock, aparecendo finalmente em sua saída somente após o tempo de atraso de 64
períodos de clock.
CIs DE ENTRADA PARALELA / SAÍDA SERIAL
CI 74165/74LS165/74HC165
O CI 74LS165 é um registrador de 8 bits com entrada paralela e saída serial. Ele também possui uma
entrada de dados serial DS, além das entradas paralelas P0 a P7. O registrador possui oito FFs, Q0 a Q7,
conectados internamente como registrador de deslocamento, mas as únicas saídas disponíveis são Q7
e Q 7. A entrada CP, ativa nas transições positivas, é usada para os clocks de deslocamento. A entrada
CP INH, quando em 1, permite a inibição de clock, ou seja, é usada para anular o efeito dos pulsos em
CP, permitindo que os FFs mantenham seu estado atual. A entrada deslocamento/carga, SH/ LD ,
determina qual das operações de deslocamento (SH/ LD =1), ou de carregamento paralelo (SH/ LD =0)
está sendo realizada. Uma observação importante é que as funções das entradas CP e CP INH podem
ser invertidas, conforme demonstra a tabela de funções do dispositivo. Isto é possível porque ambas as
entradas passam por uma porta OR no interior do chip. A próxima figura exibe a tabela de funções e o
símbolo lógico do CI 74LS165.
Entradas Operação
SH/ LD CP CP INH
L X X Carga paralela
H H X Não muda
H X H Não muda
H ↑ L Deslocamento
H L ↑ Deslocamento
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CIs DE ENTRADA SERIAL / SAÍDA PARALELA
CI 74164 é um registrador de deslocamento de oito bits com entrada serial e saída paralela. Em vez de
uma entrada serial simples, uma porta AND combina as entradas A e B para produzir uma entrada
serial para o FF Q0. A operação de deslocamento ocorre nas transições positivas da entrada de clock
CP. A entrada MR , quando está em nível 0 proporciona o reset assíncrono de todos os FFs. As figuras
seguintes exibem em (a) o diagrama lógico do CI 74164 e em (b) seu símbolo lógico.
Como exemplo de aplicação, um contador módulo 8 construído com o CI 74164. A figura a seguir em
(a) exibe o circuito e em (b) a seqüência das 8 contagens na saída.
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É assumido que o estado inicial do registrador do circuito anterior é 00000000. Com A=B=1, a entrada
serial é 1, e, 1s serão deslocados pelo registrador em cada transição positiva de CP. Como Q7 está
inicialmente em 0, a entrada MR está inativa. No oitavo pulso, o registrador tenderia a ir para
11111111. Esse estado ocorre apenas momentaneamente, pois Q7 em 1 gera um nível 0 em MR , o que
imediatamente reseta o registrador, iniciando então, a repetição da seqüência para os oito próximos
clocks.
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CAPÍTULO 6
CIRCUITOS DE MEMÓRIA
A maior vantagem dos sistemas digitais sobre os sistemas analógicos é a habilidade de armazenar
facilmente grandes quantidades de informações digitais e dados por períodos curtos ou longos. Essa
capacidade reside nos circuitos de registradores e nos circuitos de memórias.
1) TERMINOLOGIA DE MEMÓRIAS
A seguir a definição dos termos básicos relacionados a circuitos de memórias:
Célula de memória – Um dispositivo ou circuito elétrico usado para armazenar um único bit de dado.
Exemplos: Flip-Flop, capacitor, ponto magnético em fita ou disco magnético, etc.
Palavra de memória – Um grupo de bits, ou células, em uma memória envolvidos numa única
transferência. O tamanho de palavras de computadores modernos varia de 4 a 64 bits.
Byte - Um termo especial para um tamanho de palavra de 8 bits. Uma palavra de 16 bits, por exemplo,
também pode ser denominado de duplo byte.
Capacidade – Uma forma de especificar quantos bits podem ser armazenados em determinado
dispositivo ou sistema de memória. Por exemplo, uma memória que possa armazenar 4096 palavras de
20 bits, possui uma capacidade de 81.920 bits.
Densidade - Outro termo para capacidade. Por exemplo, um determinado chip de memória
semicondutora especificado como 2 Kbytes tem uma densidade de 16.384 bits.
Endereço – Um número que identifica a posição de uma palavra na memória.
Leitura de memória – Operação segundo a qual uma palavra armazenada em uma posição específica
(endereço) da memória é detectada e transferida para outro dispositivo.
Escrita de memória – Operação segundo a qual uma nova palavra é armazenada em uma posição
particular de memória. Sempre que uma palavra é escrita num determinado endereço de memória ela
substitui a palavra que estava previamente armazenada naquele endereço.
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Tempo de acesso – Uma medida de velocidade de operação de um dispositivo de memória. É o tempo

necessário para realizar uma operação de leitura. Mais especificamente, é o tempo entre o recebimento
de um novo endereço de entrada e o instante em que os dados se tornam disponíveis na saída. O
símbolo tACC é usado para designar essa medida.
Memória volátil – Qualquer tipo de memória que perca seus dados se a alimentação elétrica for
removida. Muitas memórias semicondutoras são voláteis, enquanto todas as memória magnéticas são
não-voláteis.
Memória de Acesso Aleatório (RAM- Randon Access Memory) – Memórias de leitura e escritura
em tempo de operação norma do sistema. O tempo de acesso é o mesmo para qualquer endereço na
memória.
Memória de Acesso Seqüencial (SAM – Sequential Access Memory) – O tempo de acesso não é
constante para todos os endereços. A fita magnética é um exemplo desse tipo de memória.
Memória de Leitura e Escrita (RWM - Read/Write Memory) – Qualquer memória que pode ser lida
ou escrita de modo igualmente fácil.
Memória Somente de Leitura (ROM – Read Only Memory) – Tipo de memória cuja gravação é
realizada fora do dispositivo de operação normal. Todas as ROMs são não-voláteis.
Dispositivos de Memória Estática – Memórias semicondutoras nas quais os dados permanecem

armazenados enquanto a fonte de alimentação estiver aplicada, sem a necessidade de reescrições
periódicas dos dados nas memórias. Memórias dinâmicas armazenam seu dados em FFs.
Dispositivos de Memórias Dinâmicas – Memórias semicondutoras nas quais os dados armazenados

não se mantêm permanentemente armazenados, mesmo com a fonte de alimentação aplicada. Os dados
devem ser periodicamente reescritos na memória, através de operações de refresh (reavivação).
Memórias dinâmicas armazenam seus dados em capacitores internos.
Memória Principal – Memória de trabalho do computador.
Memória Auxiliar – Também chamada memória de massa porque armazena grande quantidade de
informações externas à memória principal. Discos magnéticos e CDs são dispositivos de memória
auxiliar comuns.
2) OPERAÇÃO DE MEMÓRIAS
Basicamente, todo sistema de memória requer diversos tipos diferentes de linhas de entrada e de saída
para realização das seguintes funções:
a) Seleção de endereço de memória para escritura ou leitura.
b) Fornecimento dos dados a serem escritos na memória ou manutenção dos dados lidos da
memória.
c) Habilitação do chip de memória que contém o endereço selecionado.
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As figuras seguintes exibem em (a) um diagrama básico simplificado de uma memória de 32 x 4 (32
endereços de palavras de 4 bits) e em (b) a configuração virtual das células dessa memória. Pode-se
visualizar essa memória como um arranjo de 32 registradores, no qual cada registrador mantém uma
palavra de quatro bits. Cada endereço contém quatro células de memória que mantém os 1s e 0s que
constituem a palavra de dados daquele endereço.
LINHAS DE DADOS
Durante uma operação os dados a serem armazenados devem ser aplicados às linhas de entrada de
dados (I0 a I3). Durante a leitura, os dados da palavra lida aparecem nas linhas de saída de dados (O0 a
03).
LINHAS DE ENDEREÇOS
Como esta memória possui 32 palavras, ela possui 32 endereços diferentes para armazenamento de
dados. O número de linhas de endereços necessários devem ser K, onde 2K deve ser igual a N
endereços ( 2K ≥ N). Assim para essa memória há necessidade de 5 linhas de endereços, A0 a A4. Para
acessar uma das posições de memória contidas entre os endereços 00000 a 11111. Por exemplo, na
figura (b) a palavra de dados 0110 está armazenado no endereço 00000.
LINHAS DE SELEÇÃO DE LEITURA/ESCRITURA (R/W)
Essa linha de entrada controla a operação a ser realizada na memória: leitura (R – Read) ou escritura
(W – Write). Para realizar uma operação de leitura dos dados do endereço selecionado a linha
R/ W deve ser igual a 1; para realizar uma escritura dos dados no endereço selecionadoa linha
R/ W deve ser igual a 0. As ilustrações seguintes mostram em (a) a palavra 0100 sendo escrita no
endereço 00011 e em (b) a palavra 1101 sendo lida do endereço 11110.
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LINHA DE HABILITAÇÃO DE CHIP DE MEMÓRIA (ME)
Considerando que num banco de memória constituído de diversos CIs ou Chips de Memória, que estão
conectados aos barramentos de endereço, dados e controle comuns a todos os CIs de memória, o
endereço selecionado para acesso se encontra num único Chip, ou seja, aquele que contém a locação
selecionada, deve ser ligado, enquanto todos os outros CIs devem ser virtualmente desligados para não
interferirem na operação. A figura seguinte demonstra CIs de memória interligados para compor um
sistema de memória.
A linha de entrada de habilitação de memória ME (Memory Enable), possui também os nomes de CE

(Chip Enable) ou CS (Chip Select), tem a função de ligar, ou habilitar, o CI de memória. No caso da
figura vista, uma entrada 1 na linha ME habilita a memória a operar normalmente, e um nível 0 nessa
entrada desabilita a operação dessa memória, deixando-a virtualmente desconectada dos barramentos
comuns.
3) MÉMORIAS SOMENTE DE LEITURA
Em memórias de apenas leitura, ou Read Only Memory (ROM), durante operações normais, nenhum
dado novo pode ser escrito, apenas seus dados pré-gravados podem ser lidos.
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As ROMs são usadas para armazenar dados que não mudam durante as operações normais de um
sistema. Por exemplo, um uso amplo das ROMs é normalmente armazenar de forma não-volátil
programas dos sistemas operacionais de microcomputadores, tal como o programa BIOS (Basic Input e
Output Services). ROMs também são muito utilizadas para armazenamento de programas ou dados em
equipamentos controlados por microprocessador, tais como caixas registradoras eletrônicas, aparelhos e
sistemas de segurança.
As figuras seguintes exibem em (a) um diagrama em bloco típico de uma ROM, em (b) uma tabela
mostrando os dados binários de cada endereço e em (c) a mesma tabela em representação hexadecimal.
ARQUITETURA DE UMA ROM
A arquitetura (estrutura interna) simplificada de uma ROM de 16 endereços x 8 bits está exibida na
figura seguinte. A matriz de registradores armazena os dados que são programados na ROM. Os
decodificadores de endereços das linhas A3A2A1A0 determinam qual dos registradores interno de 8 bits
colocará sua palavra de dados no barramento de dados.
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As ROMs se dividem em tipos em conformidade com a maneira como são programadas, apagadas e
reprogramadas.
ROM PROGRAMADA POR MÁSCARA
A ROM programada por máscara tem suas posições escritas (programadas) pelo fabricante de acordo
com as especificações do cliente. Um negativo fotográfico denominado máscara é usado para controlar
as interconexões elétricas no chip. ROMs programadas por máscara são normalmente conhecidas
apenas por ROMs. Uma vez que o termo ROM é utilizado para designar uma classe de memórias que
englobam diversas sub-classes, a designação MROM pode também ser usada para designação de ROMs
programadas por máscara.
A figura seguinte exibe um exemplo de uma estrutura interna de uma MROM MOS utilizando
MOSFET para cada célula de memória, contendo os dados gravados mostrados na tabela. Um conexão
de fonte aberta armazena 0 e uma conexão fechada armazena 1.
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O CI TMS 47256 é uma versão NMOS de MROM que tem capacidade de 32 K x 8. Seu símbolo é
mostrado na próxima figura. Ela possui duas entradas de habilitação, E e S . Ambas tem que estar em
nível baixo para habilitar as saídas da MROM. A entrada E também é responsável por realizar a função
power-down (redução de consumo). Quando essa entrada é mantida em nível alto, os circuitos internos
do chip são colocados em standby, consumindo apenas um quarto de corrente que consumiria em
operação normal. O tempo de acesso desse CI é 200 ns e uma potência standby de 82,5 mW. A versão
CMOS desse CI, o TMS 47C256 tem um tempo de acesso de 100 ns e uma potência standby de apenas
2,8 mW.
ROM PROGRAMÁVEL (PROM)
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A PROM (Programmable Read Only Memory) é uma ROM com conexões a fusíveis que são
programáveis pelo usuário. Da mesma forma que a MROM, a PROM uma vez programada não poderá
ser apagada e reprogramada.
A estrutura da PROM com conexões a fusíveis é muito similar a da MROM, onde no processo de
programação, determinadas conexões são deixadas intactas ou são abertas para programar as células de
memória como nível 1 ou 0, respectivamente. As PROMs são fornecidas pelo fabricante com todas as
conexões com um fusível intacto, fechado, ou nível 1. A próxima figura exibe mostra exibe um
exemplo dessas conexões que podem ser programadas, onde o MOSFET Q0 está programado para ser 1
(fusível intacto) e Q1 está programado para ser 0 (fusível aberto por uma alta corrente no processo de
gravação).
O processo de gravação de uma PROM é normalmente feito por um equipamento programador de

PROM. O CI TMS27PC256 é uma PROM CMOS com capacidade de 32 K x 8, com dissipação de
potência standby de 1,4 mW, disponível com tempos de acesso de 100 a 250 ns.
ROM PROGRAMÁVEL E APAGÁVEL (EPROM)
Uma EPROM (Erasable Programmable Read Only Memory) é uma ROM que pode ser programada,
apagada e reprogramada pelo usuário quantas vezes for necessário. A programação de uma EPROM
envolve a aplicação de níveis especiais de tensão nas entradas apropriadas do chip durante um intervalo
de tempo específico. Suas células de armazenamento são constituídas de transistores MOS com uma
porta de silício sem conexão. No seu estado normal, cada transistor está desligado e cada célula
armazena um nível lógico 1. Um transistor pode ser ligado permanentemente durante o processo de
programação, a célula estará gravada então com nível 0.
PROM APAGÁVEL POR ULTRA VIOLETA (UVEPROM)
A UVPROM é uma EPROM que pode ser apagada pela aplicação de luz ultravioleta (UV). Uma vez
programada uma célula da UVEPROM ela pode ser apagada pela exposição à luz ultra-violeta (UV)
aplicada através de uma janela transparente no chip. A luz ultravioleta produz uma foto-corrente que
remove a carga armazenada, desligando o transistor e restaurando o valor lógico da célula para 1. Não
há possibilidade de apagar apenas células selecionadas, e o processo de apagamento ocorre em todas as
células ao mesmo tempo. Uma vez a pagada a EPROM pode ser reprogramada.
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O CI 2732 é uma UVEPROM CMOS de pequena capacidade, 4 K x 8, que durante a operação normal
opera com +5 V. As figuras seguintes exibem em (a) o símbolo lógico do 2732, em (b) seu
encapsulamento típico com a janela para apagamento por UV e em (c) sua tabela funcional.
Ela apresenta 12 linhas de endereços (212=4096=4K), 8 linhas de dados, uma entrada de controle de
habilitação CE (chip enable), uma habilitação de saída de dados OE (output enable), que em operação
normal deixa o dispositivo em estado de alta impedância se estiver em nível alto (desligamento virtual
do barramento). Quando em modo de programação o pino OE /Vpp recebe uma tensão especial
necessária para gravação de dados.
PROM APAGÁVEL ELETRICAMENTE (EEPROM)
A EEPROM (Eletrically Erasable Programmable Read Only Memory) é uma PROM apagável pela
aplicação de tensões elétricas apropriadas ao seu pinos. A EEPROM mantém a mesma estrutura de
porta flutuante da EPROM, mas com o acréscimo de uma região muito fina de óxido acima do dreno do
MOSFET da célula de memória. Aplicando-se uma tensão alta entre a porta do MOSFET e o dreno,
uma carga pode ser induzida na porta flutuante, onde permanece de forma não volátil. A aplicação de
uma tensão reversa de uma tensão de mesmo nível faz com que a carga contida na porta flutuante seja
removida, apagando-se assim a célula.
Como esse mecanismo de transporte de carga requer correntes muito baixas, o apagamento e a
programação de uma EEPROM podem ser feitos no próprio circuito, sem a necessidade de dispositivos
externos para essa finalidade. As primeiras EEPROMs necessitavam de circuitos de suporte externos
apropriados para geração da tensão de programação (Vpp) de 21 V e controle de temporização e
sequenciamento das operações de apagamento e programação. Os componentes mais recentes, como o
CI 2864 da Intel, integram esses circuitos de suporte no mesmo chip que a matriz de memória, e assim
requerem apenas um pino de alimentação de + 5 V.
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O símbolo lógico da EEPROM 2864 é mostrado na figura (a) a seguir, e seus modos de operação estão
na tabela da figura (b). Esse CI é organizado em uma matriz de 8 K x 8 (13 linhas de endereço) e 8
pinos de entrada/saída de dados (I/O). Os sinais de controle determinam o modo de operação da
EEPROM. O sinal OE (Output Enable)em nível alto mantém o chip em estado de espera em baixa
potência. Para ler o conteúdo de uma posição de memória, as linhas de endereços são estabelecidas e a
linha de controle CE (Chip Enable) é colocada em nível baixo, e as linhas de dados que estavam
virtualmente desconectadas do circuito externo, voltam a se conectar aos barramentos.
A operação de gravação ocorre pelo estabelecimento do endereço a ser gravado, acionamento em nível
baixo dos sinais CE e WE (Write Enable). Os dados devem estar disponíveis nas linhas de I/0 antes
que os sinais de habilitação de chip e habilitação de escrita retornem ao nível alto. Os dados são
efetivamente internados na EEPROM na borda de subida de WE . A operação de internação de dados
tipicamente consome 200 ns. Após a internação dos dados em buffers internos, circuitos em seu interior
realizarão operações de apagamento do endereço selecionado na matriz da EEPROM e escritura com o
novo dado dos buffers. Essas operações de apagamento e gravação consomem normalmente 5 ms.
MEMÓRIA FLASH
As EPROMs oferecem tempos de acesso reduzidos (normalmente 120 ns), tem alta densidade e baixo
custo por bit. As EEPROMs, possuem rápido acesso, mas tem baixa densidade e custo muito maior do
que o das EPROMs. As memórias flash tem a capacidade da EEPROM de apagamento no próprio
circuito, e possui densidades e custo muito próximos daqueles apresentados pelas EPROMs, mantendo
a alta velocidade de leitura de ambos os tipos. Estruturalmente uma célula de memória flash é
semelhante à célula com um único transistor da EPROM.
As memórias flash são assim chamadas em função dos seus curtos tempos de apagamento e de escrita.
A maioria dos chips flash possui uma operação de apagamento total, com um tempo de centenas de
milissegundos para essa operação. Algumas memórias flash mais recentes oferecem modo de
apagamento por setor, evitando-se a necessidade de apagar e reprogramar todas as células quando
apenas uma parte da memória precisa ser atualizada. Uma memória flash típica tem um tempo de
escrita de 10 microsegundos por byte (na EPROM esse tempo de 100 microssegundos, e na EEPROM é
de 5 milissegundos).
As figuras seguintes mostram em (a) o símbolo lógico do chip de memória flash 28F256A da Intel e em
(b) sua tabela de modos de operação. A capacidade desse chip é de 32 K x 8 linhas de endereços de A0
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a A14 e linhas bidirecionais de dados DQ0 a DQ7. Os pinos de dados entram em estado de alta
impedância (flutuação) quando o chip não está selecionado ( CE =1) ou quando as saídas estão
desabilitadas ( OE =1). A linha WE é utilizada para permitir operações de escrita na memória. Este CI
requer duas tensões de alimentação, Vcc= + 5 V usado para o circuito lógico e Vpp = 12 V para
apagar/programar. Chips mais recentes geram Vpp internamente a partir de uma única fonte de
alimentação externa de 1,8 V.
Para o CI 28F256A se o pino de Vpp não receber tensão superior a 6,5 V, a operação de escrita não pode
ser realizada e o chip apenas pode ser lido; portanto, ele atua como uma memória apenas de leitura
(ROM).
4) MÉMORIAS DE LEITURA E DE ESCRITA
No contexto de memórias semicondutoras, o termo RAM (Random Access Memory), memória de

acesso aleatório, se refere à memórias de leitura e escrita durante a operação normal dos circuitos, em
oposição às ROMs, que somente podem ser lidas. A principal desvantagem das RAMs é que elas são
voláteis, ou seja, perdem seus dados se a sua alimentação elétrica é desligada. Algumas RAMs CMOS
entretanto, usam uma quantidade tão pequena no modo de espera que possível sua alimentação por
baterias.
ARQUITETURA DE UMA RAM
A figura a seguir mostra a arquitetura simplificada de uma RAM de 64 palavras de 4 bits. É possível
idealizar uma memória como um conjunto de tantos registradores quanto forem seus endereços. No
modelo e estudo, para seleção do registrador a ser usado, o código binário de 6 bits de entrada é
decodificado, fornecendo uma única linha ativa em sua saída, que vai ligar o registrador endereçado.
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RAM ESTÁTICA (SRAM)
As células da memória RAM estática (SRAM - Static RAM) são essencialmente Flip-Flops. As SRAMs
estão disponíveis nas tecnologias bipolar, MOS e BiCMOS. A maioria das aplicações usa RAMs
NMOS ou CMOS. As memórias bipolares têm a vantagem de serem mais rápidas e os dispositivos
MOS têm maior capacidade e menor consumo. A figura a seguir mostra uma célula típica de uma RAM
nas tecnologias bipolar e NMOS
Um exemplo de CI SRAM comercial é a RAM CMOS MCM 6264C de 8 K x 8 com tempos de ciclo de
leitura e de ciclo de escritura de 12 ns e um consumo, em espera, de 100 mW. O seu símbolo lógico e
tabela de modo de operação são mostrados na próxima figura.
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Essa memória possui 13 linhas de entrada de endereços e 8 linhas bidirecionais de dados. As quatro
entrada de controle determinam o modo de operação do dispositivo. O símbolo “&” é usado para
denotar que ambas as entradas de seleção de chip ( CS 1 e CS 2) tem que estar ativas para habilitarem o
chip.
RAM DINÂMICA (DRAM)
As memórias RAMs dinâmicas ( DRAM – Dinamic RAM) são fabricadas usando tecnologia MOS e
possuem altas capacidades, baixo consumo de potência e velocidade moderada de operação.
Diferentemente das SRAMs, que armazenam informações em FFs, as DRAMs armazenam suas
informações como cargas em pequenos capacitores MOS. Devido à tendência de fuga dessas cargas
após um período de tempo, as DRAMs requerem recargas periódicas de suas células de memória. Esse
processo é denominado refrescamento (refresh). Em chips modernos de DRAM, cada célula tem que
ser recarregada a cada 2, 4 ou 8 ms.
ESTRUTURA E OPERAÇÃO DE UMA RAM DINÂMICA
A figura seguinte mostra a estrutura de um chip de DRAM de 16 K x 1. A arquitetura interna dessa

DRAM pode ser visualizada como uma matriz de células de bit. Nesse caso, 16.384 células são
organizadas em uma matriz de 128 x 128. Cada célula ocupa uma única linha e uma única coluna na
matriz. Os 7 bits menos significativos do endereço, A0 a A6, selecionam a linha, e os 7 bits mais
significativos, A7 a A13, selecionam a coluna. Cada endereço completo de 14 bits seleciona uma única
célula.
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A figura seguinte mostra uma representação simbólica de uma célula de memória dinâmica e seus
circuitos associados. Esse circuito simplificado pode ser usado para descrever as idéias essenciais
relacionadas à leitura e escrita de uma DRAM. As chaves SW1 e SW2 representam MOSFETs
controlados pelas diversas saídas do decodificador de endereços e pelo sinal R / W . O capacitor
representa a célula de armazenamento.
Para escritura de um dado na célula, os sinais do decodificador de endereço e lógica de leitura/escrita

fecham as chaves SW1 e SW2, mantendo SW3 e SW4 abertas. Isso leva o dado de entrada para o
capacitor C, um nível 1 na entrada carrega o capacitor, um nível 0 descarrega o capacitor. As chaves
SW1 e SW2, em seguida são desligadas. Nessa situação, idealmente, o capacitor reteria
indefinidamente a carga, mas as fugas intrínsecas permitem a descarga gradual do capacitor.
Na leitura do dado da célula, as chaves SW2, SW3 e SW4 são fechadas e somente SW1 é mantida
aberta. Isso conecta a tensão armazenada no capacitor ao amplificador sensor. Esse amplificador
compara os níveis de tensão no capacitor com valores de referência e gera uma tensão de saída bem
definida de 0 V ou 5 V, respectivamente para os níveis 0 ou 1 armazenados no capacitor. A saída do
amplificador também está conectada ao capacitor por meio das chaves SW4 e SW2, o que permite a
restauração da carga originariamente contida no capacitor. Em outras palavras, o bit de dado da célula
de memória é restaurado toda vez que é lido.
MULTIPLEXAÇÃO DAS LINHAS DE ENDEREÇOS DE DRAMs
Uma DRAM de 1 M x 4 necessita 20 linhas de endereços, a de 4 M x 1 necessita de 22 linhas de

endereços. Chips de alta capacidade como esses necessitariam de muitos pinos se cada linha de
endereço requeresse um pino separado. Para reduzir o número de pinos externos de DRAMs de alta
densidade, os fabricantes utilizam a multiplexação em tempo das linhas de endereço, ou seja, a um
determinado tempo os pinos disponíveis para sinais de endereçamento aceitam a metade inferior dos
sinais de entrada, e em outro determinado tempo elas entendem os sinais nestes pinos como a metade
superior das linhas de endereço de entrada.
Para ilustrar a multiplexação de linhas de endereço, será utilizado a DRAM TMS44100 da Texas
Instruments, de capacidade 4 M x 1. A figura seguinte exibe seu diagrama de blocos funcional interno.
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Funcionalmente essa DRAM é uma matriz de células organizada como 2048 linhas por 2048 colunas.
Para acessar 4 M de endereços seriam necessários 22 pinos de endereços para as linhas (A0 a A21). Seus
decodificadores de endereços internos podem ser vistos como 2 decodificadores de 11 entradas binárias
para 2048 saídas decimais (211=2048), um para endereços de colunas e outro para endereços de linha.
Como as linhas de endereços são multiplexadas, somente existe 11 pinos para entrada de endereços, ao
invés de 22 necessários para o acesso a 4 M. As 11 linhas de endereços A0/A10 a A11/A21 são conectadas
às entradas de ambos os decodificadores de endereços. O registrador de endereços de linhas armazena
a metade superior (A10 a A21) das 22 linhas de endereços necessárias, e o registrador de endereços de
colunas a metade inferior (A0 a A11). Duas entrads importantes de sinais de strobe controlam quando a
informação de endereço é capturada. O strobe de endereço de linha ( RAS - Row Address Strobe) é o
clock do registrador de 11 bits de endereço de linha. O strobe de endereço de coluna ( CAS - Column
Address Strobe) é o clock do registrador de 11 bits de endereço de coluna.
Um endereço de 22 bits é aplicado na DRAM em duas etapas usando as entradas RAS e CAS . A
temporização da aplicação desses comandos de entrada para a DRAM é vista na figura que se segue.
Inicialmente esses sinais estão em nível alto, inativos. No instante t0, os 11 bits do endereço de linha
(A10 a A21) são aplicados nas entradas A0/A10 a A11/A21 da DRAM. Depois de decorrido o tempo de
setup (tRS) do registrador de endereços de linha, a entrada RAS é acionada para o nível baixo em t1.
Nesse instante, os dados presentes nos pinos de endereços são internalizados no Registrador de
endereços de linha e sua decodificação é feita para acionamento da linha selecionada. No instante t2, os
11 bits do endereço de linha (A0 a A11) são aplicados nas entradas A0/A10 a A11/A21 da DRAM. Depois
de decorrido o tempo de setup (tCS) do registrador de endereços de coluna, a entrada CAS é acionada
para o nível baixo em t3. Nesse instante, os dados presentes nos pinos de endereços são internalizados
no Registrado de endereços de coluna e sua decodificação é feita para acionamento único da coluna
selecionada. Após isso, as duas partes do endereço foram decodificadas e a operação de leitura ou
escrita pode ser realizada no endereço selecionado.
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Essa DRAM não possui uma entrada de chip select (CS). Os sinais RAS e CAS realizam a função de
seleção do chip, já que ambos devem estar ativos em nível baixo para que os decodificadores
selecionem uma célula para leitura ou escritura.
REFRESCAMENTO DE DRAMs (REFRESH)
Em DRAMs cada célula de memória deve ser refrescada periodicamente. Os fabricantes projetam chips
de DRAM de modo que sempre que uma operação de leitura for realizada em uma célula, todas as
células daquela linha são refrescadas.
Existem dois tipos de refresh: o refresh em rajada (burst) e o refresh distribuído. No modo de refresh
de rajada, a operação normal de memória é suspensa e cada linha da DRAM e refrescada
sucessivamente até que todas as linhas tenham sido reavivadas. No modo de refresh distribuído, o
refrescamento é da linha é intercalado com as operações normais de memória.
O método mais universal para refrescamento de uma DRAM é o refresh apenas com RAS . Ele é
realizado habilitando-se o endereço da linha com RAS enquanto CAS e R/ W permanecem em nível
alto. No CI TMS44100, devido à sua arquitetura interna, como há dois bancos enfileirados numa
mesma linha, ambos os bancos podem ser refrescados ao mesmo tempo, o processo então ocorre como
se somente houvesse 1024 linhas, ao invés das 2048. Um contador de refresh é usado para fornecer os
10 bits de endereço para as 1024 linhas, começando em 0000000000 (linha 0). A entrada RAS é
pulsada em nível baixo para carregar o endereço de linha na DRAM, e isso refresca a linha 0 nos 2
bancos. O contador é incrementado e o processo é repetido até o endereço 1111111111 (linha 1023).
Para o TMS 44100, um refresh por rajada pode ser completado em pouco mais de 113 microssegundos
e tem que ser repetido a cada 16 milissegundos, ou menos. A figura a seguir ilustra como esse processo
apenas com RAS para o CI TMS44100 ocorre.
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5) BANCOS DE MEMÓRIA
A figura a seguir ilustra um banco de memória RAM de 1 K x 8 bits constituído de diversos CIs 2125 A
(1 K x 1). Cada chip armazena um dos bits das 1024 palavras de 8 bits. As entradas R/ W e CS de todos
os CIs devem ser conectadas em paralelo. As 10 linhas de endereçamento de cada CI também estão
conectadas em paralelo e ao barramento de endereços do sistema. Somente as linhas de entrada e saída
de dados de cada chip estão conectadas no barramento de dados cada um em uma linha.
O esquema seguinte exibe a associação de 2 módulos de memória de 16 endereços x 4 bits para formar
um banco de 16 endereços por 8 bits.
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A próxima figura ilustra um banco de RAM de 32 palavras de 4 bits implementados com 2 chips de
memória RAM de 16 palavras de 4 bits.
O banco de PROMs esquematizado a seguir é de 8 K x 8 utilizando chips de 2 K x 8 bits. Visto que a

capacidade total do banco é de 8192 palavras, são necessárias 13 linhas de endereços. As duas linhas
de endereço de mais alta ordem, AB11 e AB12, são usadas para selecionar um dos chips de PROM, as
outras 11 linhas do barramento de endereços irão para cada PROM para selecionar a posição desejada
dentro da PROM selecionada. A seleção da PROM é realizada pela decodificação das linhas AB11 e
AB12 pelo CI 74LS138 (decodificador de binário 3 bits para 8 saídas decimal). As quatro combinações
possíveis entre AB11 e AB12 são decodificadas para gerar sinais ativos em nível baixo, que são
aplicados à entrada CS de cada CI que estiver sendo endereçado. Por exemplo, quando AB11=AB12=0,
a saída K 0 do decodificador vai para 0 (todas as outras saídas do CI decodificador estão em nível 1) e
habilita somente o chip PROM . Isso faz com que as saídas da PROM 0 forneçam a palavra de dados
armazenadas na locação endereçad pelas linhas AB0 a AB10 (comuns a todas as PROMs). Todas as
demais PROMS estão desabilitadas, e portanto estão virtualmente desconectadas do barramentos de
dados.
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A figura a seguir exibe um banco de RAM de 4K x 8 conectado a um chip microprocessador
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CAPÍTULO 7
CIRCUITOS LÓGICOS PROGRAMÁVEIS
No presente estudo já foram examinados vários circuitos básicos de sistemas digitais. A medida que
cada circuito foi estudado, circuitos integrados disponíveis eram citados como meio de se implementar
o circuito em questão. Muitos sistemas em operação são combinações de diversos desses circuitos
integrados. A possibilidade de agrupar vários componentes em um único circuito integrado,
programado para executar as funções de um sistema, está disponível pela utilização de Dispositivos de
Lógica Programável (PLD – Programmable Logic Devices).
1) DISPOSITIVOS LÓGICOS PROGRAMÁVEIS (PLD)
A figura seguinte representa uma matriz de portas AND e outra de portas OR utilizada por CIs de
lógica programável.
Nos circuitos PLD baseados em PROM todos os produtos das diversas entradas (matriz AND
permanente) estão conectados permanentemente às portas OR de saída (arranjo OR programável).
2) HARDWARE DO ARRANJO LÓGICO GENÉRICO (GAL)
Um dos tipos de circuitos PLD é o Arranjo Lógico Programável (PAL – Programmable Array Logic),
onde há a possibilidade de se programar os produtos necessários (arranjo AND programável) para a
formação da soma de produtos (matriz OR permanente) das expressões lógicas a serem implementadas.
Para o estudo de um dispositivo GAL (Generic Array Logic), que é baseado em PAL, mas possui muito
mais que portas AND e OR com entradas programáveis, será visto o dispositivo GAL 16V8A, que é um
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dispositivo apagável e reprogramável compatível com todos os dispositivos PAL. O diagrama lógico
completo do GAL 16V8A é visto na figura seguinte.
O dispositivo GAL 16V8A foi introduzido pela Lattice Semiconductor. Sua arquitetura é bem similar à
dos dispositivos PAL. Entretanto, ao invés de utilizar ligações que são programáveis uma única vez,
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para produzir os termos produtos apropriados, os dispositivos GAL usam uma matriz EEPROM. Certas
posições dessa memória são designadas para controlar as conexões programáveis para a matriz de
entrada. Cada bit na matriz de entrada representa uma conexão entre uma linha e uma coluna da matriz
de entrada. Para sua programação não é necessário saber os endereços de cada bit na matriz, os
softwares específicos para programação de dispositivos GAL tratam dessa questão de forma
transparente ao usuário.
Os conceitos aplicados a este dispositivo são igualmente aplicáveis a outros tipos de PLD. Os
componentes principais de dispositivos GAL são a matriz de entrada, as portas AND, que geram os
produtos das entradas, e as macro células da lógica de saída (OLMC – Output Logic Macro Cells).
O dispositivo GAL 16V8A é constituído de: 8 pinos exclusivos de entrada (pinos 2 a 9); 2 pinos de
entrada com funções especiais (pinos 1 e 11); 8 pinos que podem ser usados como entradas ou saídas
(pinos 12 a 19).
No diagrama do componente deve ser observado que cada um dos oito pinos de entrada (2 a 9), e seu
correspondente complemento estão conectados a uma coluna da matriz de entrada. Também, um nível
lógico e seu complemento são realimentados de cada OLMC para uma coluna da matriz de entrada. A
fonte desses níveis lógicos é determinada pela configuração de cada OLMC. Isso totaliza 32 variáveis
de entrada (colunas na matriz de entrada) que podem ser conectadas às 64 portas AND de múltiplas
entradas. Qualquer coluna mostrada como estando conectada (conexão designada como X) a uma linha
é uma entrada de uma porta AND, juntamente com qualquer outra coluna que esteja conectada a esta
mesma linha. Durante a programação do GAL, qualquer coluna pode ser conectada à entrada de uma
porta AND.
MACRO CÉLULA DA LÓGICA DE SAÍDA
A flexibilidade do CI GAL 16V8A reside em que sua OLMC (Output Level Macro Cells) é
programável. Oito diferentes produtos (saídas das portas AND) são fornecidos como entradas de cada
macro célula. Dentro de cada OLMC é gerada uma expressão na forma da soma de produtos, fazendo
uma operação OR com esses produtos. Qualquer função lógica pode ser expressa numa soma de
produtos. Dentro da OLMC a soma de produtos resultante pode ser direcionada para um pino de saída
para implementação de um circuito combinacional, ou pode ser sincronizada com auxílio de um FF tipo
D para implementação de um circuito seqüencial.
A operação de uma OLMC está exemplificada na figura seguinte. A figura mostra a estrutura da
OLMC(n), onde n representa um número entre 12 e 19. Observe-se que sete dos produtos estão
incondicionalmente conectados às entradas da porta OR.
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As entradas e saídas dos vários multiplexadores podem esclarecer a sua funcionalidade:
• PTMUX (Multiplexador de Termos de produtos) – Multiplexador de duas entradas que recebe a

oitava entrada da porta OR. O oitavo termo, também produto, é conectado via PTMUX a uma das
quatro entradas de um multiplexador de quatro entradas (TSMUX)
• TSMUX - controla a entrada de habilitação do buffer tristate. O TSMUX controla a habilitação do
buffer inversor com saída tristate, que por sua vez, aciona o pino de saída I/0(n).As opções de
entrada são:
o Vcc – A saída do buffer de saída estará sempre habilitada.
o Entrada aterrada - a saída tristate do inversor estará sempre em alta impedância, permitindo
que o pino I/O seja utilizado como entrada.
o Entrada OE (pino 10) – Permite que a saída do buffer seja habilitada ou desabilitada por um
sinal lógico externo.
o Termo produto da oitava porta AND (pino 11) – Permite que a habilitação ou desabilitação
da saída do buffer seja feita por uma combinação AND de termos da matriz de entrada.
• OMUX – denominado multiplexador de saída. Possui duas entradas e seleciona a saída da OLMC
entre a entrada combinacional (porta OR) ou a saída do FF D.
• FMUX - denominado multiplexador de realimentação, seleciona que nível lógico deve realimentar
a matriz de entrada. As opções de entrada são:
o Saída da OLMC adjacente – realimentação de um estado existente para a matriz de entrada.
Habilita a implementação de circuitos seqüenciais.
o Saída do pino de I/O da própria OLMC - realimentação de um estado existente para a matriz
de entrada. Habilita a implementação de circuitos seqüenciais.
o Saída do FF D – Permite que o estado atual do FF (que pode ser usado para determinar o
próximo estado) seja realimentado para a matriz de entrada. Isso permite que circuitos
seqüências, tais como contadores e registradores de deslocamento, sejam implementados.
Cada um desses multiplexadores é controlado por bits programáveis na EEPROM. Um outro bit que
pode ser programável é o da entrada da porta XOR. Esse bit possibilita que a porta XOR possa ser
usada para complementar ou não o sinal lógico aplicado à sua entrada A, conforme demonstrado a na
próxima figura.
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MODOS DE CONFIGURAÇÃO
O GAL 16V8A possui três modos de configuração: (1) modo simples, (2) modo complexo e (3) modo
registrador.
A determinação da configuração de hardware das OLMCs é feita pela palavra de controle da

arquitetura, exposta na figura a seguir, que é gravada na matriz EEPROM. Cada bit dessa palavra tem
sua função específica na configuração de hardware. A programação de cada bit da palavra de controle
é feita por um software de programação com essa finalidade.
Os bits SYN e AC0 são usados para especificar um dos três modos de configuração para todo o chip.
Os bits AC1(n), um para cada OLMC, determinam a operação de cada OLMC naquele modo. Os bits
XOR (n) são usados para complementar seletivamente as respectivas saídas da OLMCs. Os 64 bits de
desabilitação de termos de produtos (PTD) são usados para desabilitar as portas AND que não estão
sendo usadas.
MODO SIMPLES
O modo simples, usado para implementar expressões na forma de soma de produtos, sem saídas
tristate. O chip é programado no modo simples fazendo SYN=1 e AC0=0 na palavra de controle. Nesse
modo duas configurações são possíveis para cada macro célula:
- Entrada dedicada [AC1(n)=1]
- Saída combinacional dedicada [AC1(n)=0].
Cada OLMC é programada independente em uma dessas configurações. A configuração de entrada

dedicada conecta um pino I/O da OLMC na matriz de entrada, enviando o sinal através da OLMC
adjacente. A configuração de saída dedicada para uma OLMC tem um inversor tristate habilitado todo
o tempo. Essa é única configuração capaz de agrupar os oito termos produto numa expressão de soma
de produtos para gerar uma saída combinacional.
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Um exemplo prático na utilização desse modo é a utilização do GAL 16V8A para implementar-se um
circuito que atenda à expressão lógica y = AC + BC + ABC . Como essa é uma expressão lógica
combinacional representada por uma soma de produtos simples, sem a necessidade de saídas tristate, o
modo simples é utilizado (SYN=1, AC0=0). A próxima figura exibe a configuração do hardware para
implementação da expressão.
A OLMC 19 está configurada como saída dedicada [AC1(19)=0]. Os produtos estão implementados
através das conexões indicadas no circuito, ou seja, colunas A e C conectadas à linha de entrada da
primeira AND, colunas B e C conectadas à linha de entrada da segunda AND e colunas A , B e C
conectadas à linha de entrada da terceira AND.
Aqui cabe observar que as linhas de entrada de todas as portas AND não utilizadas estão originalmente
conectadas à todas as colunas. Isso assegura que a saída de qualquer porta AND não usada seja 0, uma
vez ela tem como entradas todas as variáveis e seus respectivos complementos. Os símbolos de
conexão (X) das linhas de entrada das portas AND não usadas a todas as colunas foram omitidos no
diagrama para maior clareza. Na realidade, nas três primeiras linhas, as únicas conexões entre colunas
e linhas que permanecem ativas são aquelas assinalas com o X.
MODO COMPLEXO
O modo complexo, usado na implementação de expressões na forma soma de produtos com saídas tipo
tristate habilitadas por um produto AND. Ele é definido por SYN=1 e AC0=1. O bit AC1 para cada
OLMC está em nível lógico 1.
Como já afirmado, nesse modo o inversor tristate que aciona o pino de saída é habilitado por uma
expressão produto. Em outras palavras, uma expressão lógica tem que ser especificada para habilitar a
saída.
latch D transparente com saídas tristate habilitadas por CS1 e CS2, conforme exibido na figura
seguinte.
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Uma vez que saídas síncronas não são necessárias, mas saídas tristate estão especificadas, o modo
complexo deve ser utilizado. As equações que definem o circuito são:
- habilitação de saída = CS1.CS2
- saída = Q = D.EN + Q.EN
A configuração do GAL 16V8A correspondente está mostrada na figura anterior. A OLMC 17 é usada
para gerar o sinal Q. As conexões necessárias para realização das somas de produtos estão assinaladas
na matriz.
MODO REGISTRADOR
O modo registrador, permite que as OLMCs individuais operem em uma configuração combinacional
com saídas tristate, ou em modo síncrono com FFs D com clocks sincronizados por um sinal comum.
Ele é definido por SYN=0 e AC0=1. Existem duas configurações possíveis para cada OLMC nesse
modo:
- Configuração registradora (quando AC1=0)
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- Configuração combinacional (quando AC1=1)
A operação da configuração combinacional é similar à operação de uma OLMC em modo complexo. A

habilitação de saída é controlada por uma expressão produto da matriz de entrada. Isso fornece a
possibilidade de usar I/O bidirecional em operações de barramento. O sinal de saída também é
realimentado na matriz de entrada através da OLMC correspondente.
A configuração síncrona usa um FF D em cada OLMC para sincronizar todos os dados de saída
armazenados em uma borda de clock comum. O pino 1 é o pino de entrada dedicado para o sinal de
entrada de clock. Todas os inversores tristate para as OLMCs configuradas como saídas memorizadas
são controladas pelo pino 11 ( OE ). As saídas memorizadas tem até oito termos produto em uma
expressão lógica de soma de produtos que aciona a entrada D do FF.
contador crescente de módulo 4 (dois bits) com uma saída decodificada alta para o estado QB.QA=1,
conforme exibido na figura seguinte.
O contador de módulo 4 requer o modo registrador. As equações para as entradas do FF D e a saída do

decodificador são:
- Entrada D do FFA: DA= QA
- Entrada D do FFB: DB= QB.QA + QB.QA = QB ⊕ QA
- Saída do decodificador : DECODE=QB.QA
A configuração de hardware é mostrada na figura seguinte. As equações lógicas utilizadas no circuito

foram implementadas corretamente.
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3 ) PROGRAMAÇÃO DE PLD
No que concerne ao hardware, já foi examinada a programação de PROMs, EPROMs, EEPROMs em

capítulos anteriores, e PLDs no presente capítulo. Agora serão abordados alguns detalhes concernentes
ao software para o processo de programação de um PLD.
São necessários os elementos para projetar e construir circuito usando PLDs: um computador, software
de desenvolvimento para PLD, programador de dispositivo, software para acionar o programador e o
próprio dispositivo de lógica programável.
A figura seguinte exibe um sistema típico para desenvolvimento.
O Software de Desenvolvimento para PLD traduz o projeto inicial em arquivo chamado “mapa de
fusíveis”. Este mapa indica quais fusíveis devem permanecer abertos e quais devem ficar intactos. Este
arquivo é então encaminhado para o software de programação. O software de programação é que se
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comunica com o programador de dispositivos. O software de programação repassa ao programador as

informações fornecidas pelo usuário via o computador, tais como dados do dispositivo a ser
programado. Finalmente, o PLD é colocado no soquete do programador para efetivar sua programação.
Programadores universais podem programar praticamente todos os tipos de dispositivos, incluindo
PROMs, EPROMs, microcontroladores e vários tipos de PLDs, disponíveis por diversos fabricantes.
Em função da intensificação de uso dos componentes programáveis, foi criado o Conselho Unificado de
Engenharia de Dispositivos Eletrônicos - JEDEC (Joint Electronic Engineering Council), que
estabeleceu o padrão JEDEC3, um formato para transferência de dados de programação para PLDs,
independentemente do fabricante ou software de programação. Assim, o software que permite ao
projetista especificar a configuração para um PLD precisa simplesmente produzir um arquivo de saída
segundo o padrão JEDEC, que será aceito por qualquer programador PLD compatível JEDEC.
SOFTWARE DE DESENVOLVIMENTO
Muitos pacotes de softwares foram desenvolvidos para permitir aos usuários um modo conveniente para
projetar seus circuitos e gerar automaticamente o arquivo JEDEC. O mercado atualmente tem
produzido software para projeto com PLDs muito poderosos, denominados Compiladores Lógicos.
Tanto compiladores, como montadores são programas que rodam em computadores pessoais. Um
programa montador necessita de um arquivo de entrada que defina de um modo bastante específico a
operação do dispositivo em termos mais próximos ao hardware que está sendo programado, como por
exemplo, as equações lógicas booleanas. Um programa compilador pode aceitar uma representação
mais abstrata do mesmo projeto e traduzi-la em termos mais próximos ao hardware a ser programado.
Os compiladores lógicos permitem a entrada do projeto na forma de tabelas-verdades ou de tabelas de

estados, ou mesmo em alguns compiladores, diagramas de tempo. O compilador realiza todos os passos
de redução, de geração das expressões lógicas e da produção do tipo apropriado de arquivo de saída
para a programação do PLD planejado.
COMPILADOR UNIVERSAL PARA LÓGICA PROGRAMÁVEL
Para fornecer um exemplo real de desenvolvimento simples com PLD, será abordado um compilador
lógico fornecido pela Logical Devices, denominado CUPL (Compilador Universal para Lógica
Programável). O CUPL produz arquivos para programação de grande variedade de dispositivos e possui
muitos modos de entradas de dados.
O arquivo de entrada contém um cabeçalho padrão que é usado pelo software para produzir o arquivo
de saída e para fornecer a documentação do projeto. A próxima figura exibe um modelo para um
arquivo de entrada típico, incluindo o cabeçalho. As sintaxes /* e */ são usadas para delimitar
comentários. Toda linha de comando é delimitada por ponto-e-írgula (;).
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O CUPL permite que a declaração de cada pino seja fornecida de modo individual ou para um conjunto
de pinos. As entradas e saídas ativas em nível baixo podem ser especificadas na seção de definição dos
pinos, precedidas por um ponto de exclamação (!). A tabela seguinte exibe exemplos de declaração de
pinos feita de modo individual e no modo de conjunto.
As operações lógicas que definem a operação do circuito devem ser apresentadas, no seguinte formato
geral: variável = expressão lógica. A sintaxe dos operadores lógicos utilizados na expressão está
exposta na tabela abaixo.
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O CUPL e outros sistemas de desenvolvimento permitem o uso de extensões numa variável de saída
para identificar sua aplicação. Por exemplo, o sinal DECODE.OE no circuito da figura seguinte, define
que o sinal será aplicada como controle de habilitação (Output Enable) do buffer tristate de saída do
GAL 16V8A. Como exemplo de expressões lógicas de definição das funções de circuito temos aquelas
do circuito de exemplo abaixo: DECODE=A&!B, ou seja, (DECODE= A.B ) e DECODE.OE=!C, ou
seja, (DECODE.OD= C ). Caso se quisesse definir o nível da entrada de habilitação do driver de saída
permanentemente em alto, ou seja, saída habilitada a seguinte expressão seria usada
DECODE.OE=”b”1, a expressão “b” notifica ao compilador que o valor 1 em seguida é binário.
CICLO DE DESENVOLVIMENTO DO PROJETO
O primeiro passo no ciclo de desenvolvimento consiste na determinação de todas as entradas e saídas

necessárias, e no estabelecimento da relação entre todas as saídas e entradas, que podem ser expressas
em diversos modos, tais como: tabelas-verdade, tabelas de estado, equações lógicas ou diagramas
lógicos.
O segundo passo consiste na criação de um arquivo fonte no formato exigido pelo compilador. A seguir
é dado ao compilador o comando para processar o arquivo fonte. O processo de compilação resulta
vários arquivos de saída diferentes, dentre eles o arquivo de documentação extensão .DOC e o arquivo
de mapa de fusíveis que mostra os fusíveis que serão queimados no PL. Este último é convertido no
arquivo JEDEC para ser utilizado pelo programador.
Como exemplo do resultado do primeiro passo do ciclo de desenvolvimento, a tabela seguinte exibe as
relações estabelecidas para o resultado da descrição de um problema e da especificação do escopo de
um determinado projeto.
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Como visto no segundo passo, é necessária a criação de um arquivo fonte (de entrada) usando um editor
de texto. A figura a seguir é um exemplo de um arquivo fonte gerado para o circuito da tabela acima.
Ao final do arquivo está descrita a expressão na forma de soma de produtos para especificar a operação
do pino de saída. Os símbolos usados na equação são aqueles definidos na sintaxe aceita pelo
compilador.
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O compilador ao processar o arquivo fonte, simplifica as equações e gera um arquivo de documentação

que mostra as equações simplificadas e o mapa de fusíveis para a programação do dispositivo. Parte
desse arquivo de documentação para esse projeto para o dispositivo GAL 16V8A pode ser vista a
seguir.
Finalmente, a figura a seguir mostra as primeiras duas colunas do mapa de fusíveis superposto ao
diagrama interno do GAL 16V8A para este projeto. O mapa de fusíveis mostra as conexões na matriz
de entrada, identificando cada bit programável por um endereço. Cada posição marcada com um
“x”indica uma conexão da linha com a coluna na matriz (fusível não deve ser aberto). Cada posição
marcada com um “-“ indica um fusível aberto e que, portanto, não há conexão entre a linha e a coluna.
Os bits de seleção de modo (SYN=1, AC0=0) estão configurados para o modo simples, e AC1=0 para a
OLMC19 faz com que a saída seja combinacional.
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CAPÍTULO 8
CIRCUITOS CONVERSORES A/D E D/A
Uma quantidade digital é um valor especificado entre duas possibilidades, tais como, 0 ou 1, alto ou
baixo, falso ou verdadeiro, etc. Na prática, uma quantidade digital como tensão pode ter dois valores,
cada um, dentro de uma faixa especificada. Cada faixa então representa um dos dois possíveis valores
digitais. Uma quantidade analógica pode assumir qualquer valor de uma faixa contínua de valores,
sendo que seu valor exato é significativo.
1) INTERFACE ANÁLOGICA-DIGITAL-ANALÓGICA
A maioria das quantidades físicas é analógica e qualquer informação a ser processada por um sistema
digital deve estar na forma digital. Assim o controle de sistemas do mundo real por computadores, por
exemplo, necessitam da conversão de valores analógicos de entrada para o processamento digital e, por
fim a conversão dos valores digitais processados para valores analógicos de saída para controle. A
figura seguinte ilustra esta situação.
O transdutor (1) é dispositivo que converte uma variável física em uma variável elétrica. Alguns
transdutores comuns são termistores, fotocélulas, fotodiodos, medidores de fluxo, transdutores de
pressão e tacômetros.
O conversor analógico-digital (A/D) (2) é alimentado pela saída analógica do transdutor e converte os
valores de sua entrada analogia em valores proporcionais de saída digital.
O computador (3) é um sistema digital destinado ao processamento do valor digital recebido do

conversor A/D. Ele irá, após o devido processamento, gerar uma saída, também digital para o eventual
controle da grandeza física que está sendo tratada.
O conversor digital-analógico (D/A) (4) recebe os valores digitais processados pelo computador e os
converte em valores analógicos de saída de corrente ou tensão proporcionais ao valor de suas entradas
digitais.
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O atuador (5) é o dispositivo que irá realizar o controle da variável física que está sendo tratada.
2) CONVERSORES DIGITAIS-ANALÓGICOS (D/A)
Considerando que muitos métodos de conversão A/D utilizam o processo de conversão D/A
internamente, os primeiros conversores a serem abordados serão os D/A. Basicamente, a conversão
D/A é o processo em que um valor representado em código digital (binário puro ou BCD) é convertido
em uma tensão ou corrente proporcional ao valor digital. A figura seguinte exibe um conversor D/A
típico de 4 bits.
Para o conversor D/A, cada entrada digital contribui de forma diferente para a saída analógica. As
contribuições de cada entrada digital são ponderadas de acordo com a sua posição no número binário.
Assim, no conversor visto anteriormente, A que o LSB tem peso de 1 V, B tem peso de 2 V, C tem peso
de 4V e D, o MSB, tem o maior peso , 8 V. Os pesos são sucessivamente dobrados a cada bit,
começando com o LSB. Logo, a saída VOUT é soma ponderada das entradas digitais. Por exemplo, para
determinar VOUT para a entrada digital 0111, pode-se somar os pesos dos bits C, B e A para obter 4 V +
2 V + 1 V = 7 V.
CARACTERÍSTICAS DE CONVERSORES D/A
Saída de fundo de escala – é o máximo valor de saída analógica do conversor D/A. Este valor é
controlado pela tensão de referência (Vref).
Para cada um dos 16 possíveis números binários de entrada a tensão analógica de saída (VOUT) terá um
valor único. A tabela seguinte exibe um exemplo destes valores.
__________________________________________________________________________
114
_________________________________________________________________________________________
Saída Analógica = K x entrada digital, onde k é o fator de proporcionalidade e é um valor constante

para um conversor D/A em particular conectado a um valor de referência fixa.
Naturalmente, a saída analógica pode ser uma corrente ou uma tensão. Quando for uma tensão, K estará
em unidades de tensão, e quando for uma corrente, K estará em unidades de corrente. Para o conversor
D/A do exemplo, K=1V, de modo que VOUT= (1V) x entrada digital. Por exemplo, uma entrada digital
de 1100 = 12 (10), redundará em VOUT=1V x 12 = 12 V.
Resolução – a resolução de um conversor D/A é definida como a menor alteração que pode ocorrer na
saída analógica em resposta a uma mudança na entrada digital.
A resolução é sempre igual ao peso do LSB, e é também chamada de tamanho do degrau. Em geral,
para um conversor D/A de N bits, o número de níveis de saída analógicas será 2N, e o número de
degraus será 2N-1. A resolução é o mesmo fator de proporcionalidade K visto anteriormente.
Considerando que K é a quantidade de tensão (ou corrente) por degrau, e a saída analógica é o produto
da entrada digital pelo valor do degrau, vem que o valor de K para o D/A é:
Resolução = K = Afs / (2n-1)
onde Afs é a saída do fundo de escala e n é numero de bits do conversor.
A figura a seguir exibe um conversor D/A de 4 bits alimentado por um contador e sua forma de onda na
saída. A sua resolução = K= 15 V/ (24-1)=15 V/15=1V. A saída do conversor D/A para a contagem
1010= 10(10) é 10 x K = 10 V.
__________________________________________________________________________
115
_________________________________________________________________________________________
Resolução percentual – É a percentagem que o valor de um degrau representa em relação ao número

total de degraus.
Resolução % = (1/ número total de degraus ) x 100 %.
Para ilustrar, a resolução % do conversor D/A anterior é (1 / 2n-1) x 100 % = (1/15) x 100% = 6,67 %.
Isto significa que somente o número de bits determina a resolução percentual. Aumentando-se o
número de bits, diminui-se o valor do degrau. A maioria dos fabricantes de conversores especifica a
resolução como sendo o número de bits do D/A.
Precisão – A precisão de conversores D/A possui dois modos mais comuns de serem especificada, que
são erro de fundo de escala e erro de linearidade, normalmente expressos como uma porcentagem da
saída de fundo de escala.
• Erro de fundo de escala – é o máximo desvio da saída do conversor D/A em relação ao valor
esperado (ideal). Por exemplo, um conversor D/A que possua uma saída de fundo de escala de
10 V e que tenha uma precisão de ± 0,01 %, pode estar a qualquer momento com ± 100 mV
fora da tensão esperada na saída.
• Erro de linearidade – é o máximo desvio em tamanho do degrau em relação ao tamanho do

degrau esperado. Por exemplo, um conversor D/A com erro de linearidade ± 0,01 % e que
possua uma saída de fundo de escala de 10 V, pode estar com um tamanho de degrau real de
com um tamanho ± 100 mV fora do esperado.
Erro de Offset – idealmente, a saída de um conversor D/A estará com zero volts quando a entrada
binária é formada apenas por 0s. Na prática, pode existir uma tensão de saída muito pequena nesta
situação, e isto é denominado de erro de offset.
Tempo de estabilização – é o tempo necessário para que a saída de um conversor D/A ir de zero até o
fundo de escala quando sua entrada binária varia de todas as entradas em 0 para todas as entradas em 1.
Monotonicidade – Um conversor D/A é monotônico se sua saída aumenta conforme a entrada binária é
incrementada de um valor para o próximo.
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3) CIRCUITOS CONVERSORES D/A
CONVERSOR D/A COM AMPLIFICADOR SOMADOR
A figura (a) seguinte mostra o circuito básico para um tipo de conversor D/A de quatro bits. As entradas
A, B, C e D são as entradas binárias com valores de 0 V ou 5 V. O amplificador operacional é utilizado
como amplificador somador, ou seja, produz a soma ponderada das tensões presentes na entrada. O
amplificador somador multiplica cada tensão de entrada pela razão entre o resistor de realimentação
(RF) e o correspondente resistor de entrada (RIN). No circuito RF=1K Ω , o resistor na entrada D é RIN=
1K Ω , portanto a tensão da entrada D à saída sem nenhuma atenuação. A entrada C tem RIN= 2 K,
portanto a saída será multiplicada por RF/RIN=1/2. Analogamente a entrada C terá sua saída
multiplicada por ¼ e a entrada A por 1/8. Logo a saída do amplificador será expressa por:
VOUT= -( VD + 1/2 VC + 1/4 VB + 1/8 VA)
Por exemplo, se a entrada digital for 1010, a tensão de saída VOUT= -(5V + 0V + 1/4 x 5V + 0V) = -
6,25 V. A tabela a seguir relaciona as possíveis 16 entradas digitais e seu valor correspondente de saída.
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117
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Neste tipo de conversor D/A os valores de resistores de entrada para este circuito devem aumentar na
razão de 2 vezes para cada entrada. Sua precisão depende da precisão dos resistores e dos valores de
entrada de cada bit, que deve ser 5 V ou 0 V.
CONVERSOR D/A COM SAÍDA EM CORRENTE
O circuito da figura seguinte mostra um esquema básico para gerar-se uma corrente analógica de saída
proporcional à entrada binária de 4 bits. Os resistores são ponderados na razão binária.
O circuito utiliza quatro ramos paralelos de corrente, sendo cada um dos quatro controlado por uma
chave semicondutora, tal como uma porta de transmissão CMOS. O estado de cada chave é controlado
pelo nível lógico da correspondente entrada binária. A corrente de cada ramo é determinada por uma
tensão precisa de referência VREF, e um resistor de precisão. As correntes nos ramos terão valores que
variam numa razão de 2 desde do ramo do MSB até o ramo LSB. A corrente total IOUT na entrada
inversora do amplificador operacional será a soma das correntes de cada ramo. A corrente de saída do
amplificador operacional pode ser levada a fluir sobre um resistor de carga RL, que deverá ter um valor
muito menor que R, para não afetar o valor da corrente.
CONVERSOR D/A COM RESISTORES R/2R
Os circuitos conversores D/A vistos anteriormente utilizavam resistores ponderados para produzir o
peso apropriado de cada bit de entrada. Isto pode trazer dificuldades para a obtenção dos valores
apropriados de resistores. O conversor D/A, exibido na figura seguinte, usa uma rede R/2R que
somente necessita de resistores de dois valores diferentes, na proporção de 2 para 1.
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A corrente IOUT depende da posição das quatro chaves, que são controladas pelas entradas binárias
B3B2B1B0. Esta corrente flui através do conversor corrente-tensão baseado em amplificador operacional
para gerar a tensão de saída VOUT. Um resistor 2R está em série com cada chave de bit, enquanto o
outro resistor R está na linha de soma de corrente. Isto faz com que a impedância das três ramificações
de qualquer nó seja igual, e que uma corrente I fluindo em um nó através de uma ramificação passe
para a outra ramificação com valor de I/2. Em outras palavras, uma corrente produzida ao se fechar a
chave do bit é reduzida à metade na sua passagem por cada nó, até à entrada do amplificador
operacional. O valor da tensão de saída é dado por:
VOUT= -VREF/8 x B
Onde B é o valor de entrada binária, que pode variar de 0000 a 1111.
Para exemplificar, considere que VREF= 5 V para o conversor visto. A sua resolução é o peso do LSB,
ou seja, B3B2B1B0=0001= 1(10), então VOUT=-(5V/8) x 1= -0,625 V. A saída do fundo de escala será
para B3B2B1B0= 1111= 15(10), VOUT=-(5V/8) x 15= -9,375 V.
4) CIRCUITOS INTEGRADOS DE CONVERSORES D/A
O AD7524 é um CI CMOS conversor D/A de 8 bits que utiliza uma rede R/2R. Seu símbolo está
exibido na próxima figura. Sua entrada digital de 8 bits pode ser armazenada internamente sob o
comando das entradas de Seleção do Chip (Chip Select - CS ) e de escrita (Write - WR ). Quando essas
duas entradas estão em nível baixo, as entradas digitais de dados, D7 a D0, produzem uma corrente de
saída analógica em OUT 1 (o pino OUT 2 normalmente é aterrado). Quando uma das entradas de
controle vai para o nível alto, o dado digital de entrada é armazenado, e a saída analógica permanece no
nível correspondente ao sinal digital armazenado.
O tempo máximo de estabilização para esse CI é de 100 ns, e sua precisão de fundo de escala é ± 0,2 da
tensão de fundo de escala. VREF pode variar de tensões positivas ou negativas de 0 a 25 V.
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5) CONVERSORES ANALÓGICO-DIGITAIS (A/D)
Um conversor analógico-digital recebe uma tensão analógica de entrada e após certo tempo fornece um
valor digital de saída proporcional à entrada analógica. O processo de conversão A/D é geralmente mais
complexo e mais demorado que o processo de conversão D/A.
Muitos tipos importantes de conversores A/D utilizam um conversor D/A como parte de seus circuitos.
A figura a seguir é um diagrama em blocos geral para essa classe de conversor A/D. A temporização é
fornecida pelo sinal de clock de entrada. A unidade de controle contém os circuitos lógicos para gerar a
seqüência apropriada de operações em resposta ao comando de START (inicia o processo de
conversão). O amplificador operacional comparador recebe duas tensões analógicas em suas entradas e
fornece uma um nível digital de acordo com que entrada possui a tensão analógica maior.
A operação básica dos conversores deste tipo consiste no seguinte:

__________________________________________________________________________
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_________________________________________________________________________________________
1- O pulso START inicia a operação.

2- Na taxa determinada pelo clock, a unidade de controle modifica continuamente o número binário
fornecido em sua saída.
3- O número binário recebido da unidade de controle e armazenado no registrador é convertido para
uma tensão analógica, VAX, pelo conversor D/A.
4- O comparador compara VAX com a entrada analógica VA a ser convertida. Enquanto VAX é menor
que VA, a saída do comparador fica em nível alto. Quando VAX excede VA em pelo menos uma
quantidade de tensão de limiar muito baixa, a saída do comparador vai para BAIXO e pára o
processo de modificação do número digital do registrador. Neste ponto, VAX é uma boa
aproximação de VA. O número digital do registrador, que é equivalente a VAX, também é
equivalente a VA, ou seja, representa a saída digital da tensão analógica VA convertida.
5- A lógica de controle ativa o sinal de fim de conversão, EOC (End of Conversion), quando a
conversão está completa.
As diversas variações deste esquema de conversão A/D diferem principalmente na maneira pela qual a
seção de controle modifica continuamente os números no registrador.
6) CIRCUITOS CONVERSORES D/A
Algumas versões de conversor A/D geral vista anteriormente serão a seguir mais detalhadas.
CONVERSOR A/D DE RAMPA DIGITAL
O conversor A/D de rampa digital utiliza um contador binário como o registrador e permite que o clock
incremente o contador, uma contagem a cada clock, até que VAX seja maior ou igual a VA. Esse
conversor é assim chamado porque a forma de onda de VAX é uma rampa passo a passo, e também
conhecido como conversor A/D tipo contador.
A figura a seguir exibe o diagrama para o conversor A/D de rampa digital. Ele é composto por um
contador, um conversor D/A, um comparador analógico e uma porta AND de controle.A saída do
comparador serve como sinal de fim de conversão, ativo em nível baixo, EOC . A tensão analógica a
ser convertida é VA.
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A operação deste conversor A/D consiste no seguinte:
1- Um pulso de START zera o contador. O nível alto de START inibe que os pulsos de clock passem
para o contador pela porta AND.
2- Com todas as entradas em 0, a saída do conversor D/A será VAX= 0 V.
3- Como VA > VAX, a saída do comparador , EOC , estará em nível alto.
4- Quando START retorna para nível baixo, a porta AND habilita a passagem pela porta AND dos
pulsos de clock para o contador.
5- A saída do conversor D/A, VAX, aumenta à medida que a contagem é incrementada.
6- Quando VAX alcança um valor (degrau) que excede VA, EOC vai para nível baixo e inibe o fluxo
de pulsos ao contador, e o contador fica parado na última contagem, conforme exposto na próxima
figura.
7- O processo de conversão está concluído, e o valor digital apresentado pelo contado é o valor
correspondente ao valor analógico VA de entrada. Nova conversão será iniciada somente pela
aplicação de um novo pulso de START.
__________________________________________________________________________
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_________________________________________________________________________________________
CONVERSOR A/D DE APROXIMAÇÃO SUCESSIVA
Este conversor é um dos tipos mais utilizados. O conversor A/D de aproximação sucessiva utiliza
componentes mais complexos que o conversor A/D de rampa digital, mas apresenta as vantagens de
possuir um tempo de conversão muito menor e fixo, independente do valor da entrada analógica.
A sua configuração básica mostrada na próxima figura é similar ao conversor de rampa digital,
entretanto utiliza um registrador ao invés de um contador.
A lógica de controle modifica o conteúdo do registrador bit a bit até que o dado do registrador seja
equivalente digital da entrada analógica VA. O fluxograma a seguir representa a seqüência básica de
operação.
__________________________________________________________________________
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_________________________________________________________________________________________
Para exemplificar a operação do conversor D/A de aproximação sucessiva será visto o conversor D/A
de quatro bits com um tamanho de degrau de 1V esquematizado na figura seguinte.
Como visto anteriormente, os quatro bits de entrada do conversor D/A possuem os pesos 8, 4, 2 e 1,
respectivamente. Deve-se assumir que a entrada analógica é VA= 10,4 V. A operação do circuito se dá
da seguinte:
1- A lógica de controle inicialmente, instante t0, zera todos os bits do registrador, de modo que
Q3=Q2=Q1=Q0=0. Esta condição é representada como [Q]=0000. Essa condição leva a saída do
conversor D/A, VAX, a 0 V. Com VAX menor que VA, a saída do comparador está em nível alto.
2- No instante t1 a lógica de controle ajusta o MSB do registrado para 1, de modo que [Q]=1000. Isto
produz VAX= 8 V. Como VAX é menor que VA, a saída do comparador (COMP) ainda está em nível
alto. Este nível alto informa à lógica de controle que o ajuste do MSB não fez VAX exceder VA, e
portanto o MSB deve ser mantido em nível alto.
3- No instante t2, a lógica de controle atua sobre o próximo bit mais significativo, Q2, Ela faz
[Q]=1100, e então VAX= 12 V. Como VAX é maior que VA, a saída COMP vai para o nível baixo.
Este nível sinaliza à lógica de controle que o valor VAX esta mais alto que a entrada VA, e portanto,
Q2 deve voltar a 0. Então em t3, o conteúdo do registrador volta à [Q] =1000.
4- Em t4 o próximo bit mais significativo Q1 é levado para 1, de modo que [Q]=1010 e VAX = 10 V.
Com VAX menor que VA, COMP é alto e Q1 é mantido em 1.
5- Em t5, o próximo bit mais significativo que é o último, Q0, vai para 1, de modo que [Q]=1011 e VAX
= 11 V. Como VAX é maior que VA, o bit Q0 é retornado a 0 em t6.
6- Neste momento, todos os bits do registrador foram processados, a conversão está concluída, e a
lógica de controle ativa EOC para sinalizar que o equivalente digital para a entrada analógica de
10,4 V está no registrador.
CONVERSOR A/D FLASH
O conversor A/D flash é o conversor de maior velocidade, mas requer muito mais circuitos que os
outros. Por exemplo, um conversor A/D flash de 6 bits necessita 63 comparadores, o de 8 bits necessita
de 255 comparadores e o de 10 bits requer 1023 comparadores. De modo geral, um conversor flash de
N bits, requer 2N-1 comparadores.
Como exemplo, o princípio de operação desse conversor D/A será descrito para um conversor de três
com uma resolução de 1 V exposto na figura seguinte.
__________________________________________________________________________
124
_________________________________________________________________________________________
O divisor de tensão fornece os níveis de referência de cada comparador, de modo que existem sete
níveis correspondentes a 1 V (peso do LSB), 2 V, 3 V, ..., 7 V (fundo de escala). A entrada analógica a
ser convertida, VA, está conectada à outra entrada de cada comparador.
Com VA < 1 V, todas as saídas dos comparadores, C1 até C7, estarão em nível alto. Com VA > 1 V, uma
dos comparadores estarão em nível baixo. As saídas dos comparadores são conectadas são conectadas
num codificador de prioridade de entradas ativas em nível baixo, que gera uma saída binária
correspondente à saída do comparador de mais alta ordem que estiver em nível baixo.
Por exemplo, quando VA está em 3 e 4 V, as saídas C1, C2 e C3 estarão em nível baixo e todas as demais
em nível alto. O codificador de prioridade responderá apenas ao nível baixo da entrada C3 e produzirá
uma saída CBA=011, que representa o equivalente digital de VA, dentro da resolução de 1 V. A tabela
seguinte mostra as respostas para todos os valores possíveis de entrada analógica.
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_________________________________________________________________________________________
7) CARACTERÍSTICAS DE CONVERSORES D/A
PRECISÃO DE CONVERSORES A/D
Erro de Quantização
Em conversores A/D de rampa a tensão de saída do conversor D/A interno, VAX é uma forma de onda
do tipo escada, que aumenta em degraus discretos até exceder a tensão de entrada VA. Quanto menor o
tamanho do degrau, ou seja, quanto maior seja a resolução, menor será o erro potencial entre o valor de
VA e degrau próximo de valor mais alto. Por isso, sempre haverá uma diferença entre a quantidade real
analógica e o valor digital associado a ela. Esse erro é denominado erro de quantização. A figura abaixo
demonstra a faixa aproximada de tensões analógicas de entrada que produzirá o mesmo resultado
digital 0101110101(2)= 373 (10).
No exemplo anterior, onde considerou-se que a resolução do D/A interno de um conversor A/D é 10
mV , o erro esperado é de 10 mV, ou seja, um erro de + 1 LSB, indicando que o erro de quantização
pode ser no máximo o peso do LSB.
O valor do erro de quantização pode ser modificado de modo que VAX fique dentro de ± 1/2 LSB de
VA. O circuito da figura seguinte demonstra que isso pode ser obtido adicionando-se uma tensão igual
a 1/2 LSB ao valor de VA. No circuito, uma tensão fixa de 5 mV no conversor com resolução de 10
mV, é somada com a saída do conversor D/A pelo amplificador somador, e o resultado , VAY é que é
levado para o comparador.
__________________________________________________________________________
126
_________________________________________________________________________________________
Tempo de Conversão
O tempo de conversão, tc, é o intervalo de tempo entre o fim do pulso de START e ativação da saída
EOC .
Para um conversor A/D tipo rampa de N bits , tc (max) = (2N-1) ciclos de clocks.
Para um conversor A/D de aproximações sucessivas de N bits, tc = N ciclos de clock.
Para o conversor flash, a conversão se realiza continuamente, não havendo necessidade de

temporização ou sequenciamento. Assim, não há necessidade de pulsos de clock. O tempo de conversão
deste conversor é o tempo necessário para o aparecimento de uma nova saída digital em reposta a uma
mudança de VA, e depende apenas dos atrasos de propagação de seus componentes internos. Por
exemplo, o CI MC10319 da Motorola é um conversor A/D do tipo flash possui um tempo de conversão
típico menor que 20 ns. O CI AD 9010 da Analog Devices é um conversor flash de 10 bits com um
tempo de conversão inferior a 15 ns.
8) CIRCUITOS INTEGRADOS DE CONVERSORES A/D
Como exemplo será visto o CI ADC0824, de 20 pinos, que realiza a conversão A/D utilizando o
método de aproximação sucessivas. Sua configuração de pinos está exposta na figura seguinte.
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127
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Este CI possui duas entradas analógicas VIN(+) e VIN(-) para permitir entradas diferenciais. Converte a
tensão analógica de entrada de oito bits e sua resolução é 5 V / 255 = 19,6 mV. Possui um circuito
gerador de clock interno que produz uma freqüência f= 1/(1,1 RC), onde R e C são componentes
externos. Opcionalmente, pode-se utilizar um sinal externo de clock conectando-o no pino CLK IN.
Utilizando uma freqüência de clock de 606 KHz, o tempo de conversão é de aproximadamente 100
microssegundos. Além do pino de terra digital comum ao restante do circuito, possui uma entrada de
terra analógico, que é conectada ao ponto de referência comum do circuito analógico que está gerando a
tensão a ser convertida.
Possui ainda os pinos funcionais:
- CS (Chip Select) – Com essa entrada em nível alto as saídas estão no estado de alta impedância.
- RD (Read) – Esta entrada é usada para habilitar os buffers de saída.
- WR (Write) – Um pulso baixo é aplicado nessa entrada para iniciar uma nova conversão.
- INTR (Interrupt) – Este sinal vai para o nível alto no início da conversão e retorna ao nível baixo para
sinalizar o fim da conversão.
- Vref/2 – É uma entrada opcional que pode ser usada para reduzir a tensão de referência interna e
portanto para mudar a faixa analógica de entrada que o conversor pode tratar. Quando esta entrada esta
desconectada, a tensão de referência é VCC/2.
- CLK OUT – Um resistor é conectado nesse pino para utilização do clock interno. O sinal de clock
aparece neste pino.
- CLK IN – Usado como entrada do clock externo, ou para a conexão de um capacitor quando se utiliza
clock interno.
__________________________________________________________________________
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Apostila Sistemas Digitais Ii - 22-05-07

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Sistemas Digitais II

Professor Paulo Cesar de Souza Cavalcante

ESCOLA SUPERIOR DE TECNOLOGIA

UNIVERSIDADE DO ESTADO DO AMAZONAS

Professor Paulo Cesar de Souza Cavalcante

CAPÍTULO 1 – RECAPITUALAÇÃO ALGEBRA BOOLEANA 1

1 CIRCUITOS LÓGICOS .......................................................................................... 1

CAPÍTULO 2 – DISPOSITIVOS DE MEMÓRIA 13

1 CIRCUITO FLIP-FLOP ........................................................................................... 13

CAPÍTULO 3 – CIRCUITOS CONTADORES 31

REVISÃO DE CÓDIGOS BINÁRIO-DECIMAL .................................................. 31

2 CONTADORES SÍNCRONOS OU PARALELOS ................................................ 38

CAPÍTULO 4 – CIRCUITOS MULTIVIBRADORES 55

1 CIRCUITOS MULTIVIBRADORES MONOESTÁVEIS ..................................... 55

CAPÍTULO 5 – CIRCUITOS REGISTRADORES DE DESLOCAMENTO 68

1 REGISTRADORES DE DESLOCAMENTO COM FFs JK ................................... 68

CAPÍTULO 6 – CIRCUITOS DE MEMÓRIA 80

1 TERMINOLOGIA DE MEMÓRIAS ...................................................................... 80

CAPÍTULO 7 – CIRCUITOS LÓGICOS PROGRAMÁVEIS 99

1 DISPOSITIVOS LÓGICOS PROGRAMÁVEIS (PLD) ......................................... 99

CAPÍTULO 8 – CIRCUITOS CONVERSORES A/D E D/A 113

1 INTERFACE ANÁLOGICA-DIGITAL-ANALÓGICA ........................................ 113

A saída só será alta se todas as entradas forem altas.

Simbologia Tabela Verdade Expressão Lógica

A saída só será baixa se todas as entradas forem baixas.

Simbologia Tabela Verdade Expressão Lógica

CIRCUITO NÃO (NOT)

Simbologia Tabela Verdade Expressão Lógica

CIRCUITO NÃO-E (NAND)

A saída só será baixa se todas as entradas forem altas.

Simbologia Tabela Verdade Expressão Lógica

CIRCUITO NÃO-OU (NOR)

A saída só será alta se todas as entradas forem baixas.

Simbologia Tabela Verdade Expressão Lógica

CIRCUITO OU-EXCLUSIVO (XOR)

Simbologia Tabela Verdade Expressão Lógica

CIRCUITO NÃO OU-EXCLUSIVO (XNOR)

Simbologia Tabela Verdade Expressão Lógica

2) TEOREMAS DA ÁLGEBRA BOOLEANA

1a) 0.X=0 1b) 1+X=1

2a) 1.X=X 2b) 0+X=X

3a) X.X=X 3b) X+X=X

5a) X.Y=Y.Z 5b) X+Y=Y+Z

6a) X.Y.Z= X.(Y.Z)=(X.Y).Z 6b) X+Y+Z= X+(Y+Z)=(X+Y)+Z

7a) XY...Z = X + Y + ... + Z 7b) X + Y + ... + Z = X.Y.....Z

8) f (X, Y,..., Z,.,+ ) = f (X, Y,..., Z,+,.)

9a) X.Y+X.Z=X(Y+Z) 9b) (X+Y).(X+Z)=X+(Y.Z)

10ª) X.Y+X Y =X 10b) (X+Y).(X+ Y )=X

11ª) X+X.Y=X 11b) X.(X+Y)=X

12ª) X+ X Y=X+Y 12b) X.( X +Y)=X.Y

13ª) Z.X+Z. X .Y=Z.X+Z.Y 13b) (Z+X).(Z+ X +Y)=(Z+X).(Z+Y)

14ª) X.Y+ X .Z+Y.Z= X.Y+ X .Z 14b) (X+Y).( X +Z).(Y+Z)=(X+Y).( X +Z)

15ª) X.Y+ X .Z=(X+Z).( X +Y) 15b) (X+Y).( X +Z)=X.Z+ X .Y

16ª) X.f(X, X ,Y,...,Z)=X.f(1,0,Y,...,Z) 16b) X+f(X, X ,Y,...,Z)=X+f(0,1,Y,...,Z)

Como exemplo da utilização da tabela verdade para comprovação de teorema, executaremos a

Variáveis Expressão Expressão

Variáveis Expressão Expressão

b) O teorema 8) é conhecido com Teorema de DeMorgan que diz:

Simplificar as seguintes expressões:

= A B + A BD + ABC + ABD = B(A + AD) + ABC + ABD = BA + BD + ABC + ABD =

b) CDF + CDF + CD F + CDF

= C(DF + DF) + CDF + CDF = CD + CD F + CDF =

c) BCD + BDE + BCD + CE + DE